微处理器系统结构嵌入式系统设计
第章题解答
12 集成电路级言计算机系统三组成部分什？
中央处理器存储器芯片总线接口芯片
13 阐述摩尔定律
18月芯片晶体密度提高倍运算性提高倍价格降半
15 什SoC？什IP核种实现形式？
SoC：系统级芯片片系统系统芯片系统集成芯片系统芯片集等应开发角度出发含义指单芯片集成微电子应产品需功系统
IP核：满足特定规范求够设计中反复进行复功模块软核硬核固核三种实现形式
18 什嵌入式系统？嵌入式系统特点？
概念：应中心计算机技术基础软硬件裁剪适应应系统功性成体积功耗严格求专计算机系统嵌入应象体系中专计算机系统
特点：1嵌入式系统通常面特定应
2嵌入式系统式先进计算机技术半导体技术电子技术行业具体应相结合产物
3嵌入式系统硬件软件必须高效率设计量体裁衣冗余力争样硅片面积实现更高性
4嵌入式处理器应软件实现嵌入式系统功关键嵌入式处理器系统软件应软件求通计算机点
① 软件求固体化数嵌入式系统软件固化读存储器中
② 求高质量高性软件代码
③ 许应中求系统软件具实时处理力
5嵌入式系统具体应机结合起升级换代具体产品步进行嵌入式系统产品旦进入市场具较长生命周期
6嵌入式系统身具备开发力设计完成户通常中程序功进行修改必须套开发工具环境进行开发
第二章题答案
22 完成列逻辑运算
（1） 101+101 11001
（2） 1010001101 111101
（3） 10110110 111001 11001111 1
（4） 10110111001 101
（5） 11001111 10001
（6） (10101)(01) 10101
23 完成列逻辑运算
（1） 1011 0101∨1111 0000 1111 0101
（2） 1101 0001∧1010 1011 1000 0001
（3） 1010 1011⊕0001 1100 1011 0111
24 选择题
（1） 列符号数中数( A )
A． B．
C． D．
（2） 列符号数中数( B )
A． B．
C． D．
（3） 机器数( A )中零表示形式唯
A．补码 B．原码
C．补码反码 D．原码反码
（4） 单纯理出发计算机功交硬件实现事实硬件实现较简单功复杂功交软件完成样做理( BCD )
A．提高解题速度
B．降低成
C．增强计算机适应性扩应面
D．易制造
（5） 编译程序解释程序相编译程序优点( D )解释程序优点( C )
A．编译程(解释执行程)花费时间短
B．占存少
C．较容易发现排源程序错误
D．编译结果(目标程序)执行速度快
25通常逻辑运算代数值运算非常方便例逻辑运算AND两位组合方法法运算样种逻辑运算两位加法相？样情况会导致什错误发生？
逻辑运算OR两位加法相问题bit加运算法ANDOR运算代逻辑运算没相应进位机制
26 假设台数码相机存储容量256MB果素需3字节存储空间张片包括行1024素列1024素台数码相机存放少张片？
张片需空间：1024*1024*33MB
256M存片数：256MB3MB≈85张
214某测试程序40 MHz处理器运行目标代码100 000条指令类指令时钟周期计数混合组成试确定程序效CPIMIPS值执行时间
指 令 类 型
指 令 计 数
时钟周期计数
整数算术
45 000
1
数传送
32 000
2
浮点数
15 000
2
控制传送
8000
2
CPI(45000100000)*1+(32000100000)*2+(15000100000)*2+(8000100000)*2045*1+032*2+015*2+008*2155
MIPS40155258
执行时间T(100000*155)*(1(40*10∧6) )1554*10∧（3） 3875*10∧（3） s 3875ms
215 假设条指令执行程分取指令分析执行三段段时间分∆t2∆t3∆t列种情况分写出连续执行n条指令需时间表达式
（1） 序执行方式
T (∆t+2∆t+3∆t)*n6n∆t
（2） 仅取指令执行重叠
取指令执行重叠时指令执行程图示：
第1条指令执行完时间：t1∆t+2∆t+3∆t6∆t
第2条指令执行完时间：t2 t1+5∆t6∆t+5∆t*1
第3条指令执行完时间：t3 t2+5∆t6∆t+5∆t*2
…
第n条指令执行完时间：tn tn1+∆t6∆t+5∆t*（n1）(1+5n)∆t
（3） 取指令分析执行重叠
取指令分析执行重叠时指令执行程图示：
第1条指令执行完时间：t1∆t+2∆t+3∆t6∆t
第2条指令执行完时间：t2 t1+3∆t6∆t+3∆t*1
第3条指令执行完时间：t3 t2+3∆t6∆t+3∆t*2
…
第n条指令执行完时间：tn tn1+3∆t6∆t+3∆t*（n1）(3+3n)∆t
微处理器系统原理嵌入式系统设计第三章题解答
31处理器功？说明实现功需部件画出处理器基结构图
处理器基功包括数存储数运算控制等功5功：①指令控制②操作控制③时间控制④数加工⑤中断处理中数加工ALU移位器寄存器等数通路部件完成功控制器实现处理器基结构图：
32处理器部基操作？基操作包含微操作？
处理器部基操作：取指间接执行中断中必须包含取指执行
取指包含微操作：路器程序计数器值选送存储器然存储器回送期指令写入指令寄存器时程序计数器值加1新值回写入程序计数器
间接4CPU周期包含微操作：第1周期指令寄存器中址部分形式址转址寄存器中第2周期完成存取出操作数址放入址寄存器第3周期中累加器容传送缓寄存器然存入选定存储单元
执行包含微操作：寄存器中选定址寄存器通路器值送存储器存储器数作ALU原操作数原操作数寄存器组中数寄存器送ALU输入ALU结果写入寄存器组
中断包含微操作：保护断点现场查找中断量表确定中断程序入口址修改程序指针执行完毕恢复现场断点
33什冯·诺伊曼计算机结构技术瓶颈？克服？
冯·诺伊曼计算机结构技术瓶颈数传输指令串行执行通方案克服：采哈佛体系结构存储器分层结构高速缓存虚拟存储器指令流水线超标量等方法
35指令系统设计会影响计算机系统性？
指令系统指台计算机执行全部指令集合决定台计算机硬件性基功指令系统般包括类指令：1）数传送类指令（2）运算类指令 包括算术运算指令逻辑运算指令（3）程序控制类指令 控制程序流（4）输入输出类指令 简称IO指令类指令机外设间交换信息
设计会影响计算机系统性 数传送算术运算逻辑运算程序控制输入输出外会影响运算速度兼容等
39某时钟速率25GHz流水式处理器执行150万条指令程序流水线5段时钟周期1条速率发射指令考虑分支指令乱序执行带性损失
a)样执行程序该处理器非流水式处理器加速少？
b)流水式处理器吞吐量少（MIPS单位）？
a速度非流水线结构5倍
b
310时钟频率25 GHz非流水式处理器均CPI4处理器升级版引入5级流水然锁存延迟样流水线部延迟新版处理器时钟频率必须降低2 GHz
(1) 典型程序新版实现加速少？
(2) 新旧两版处理器MIPS少？
（1）N条指令程序说：
非流水式处理器总执行时间
5级流水处理器总执行时间
加速N时加速≈32
（2）非流水式处理器CPI4执行速度2500MHz4625MIPS
5级流水处理器CPI1执行速度2000 MHz 12000 MIPS
311机逻辑体系结构处理器特点什？详细说明部件作
机逻辑特点指令集设计硬件逻辑设计紧密相关通针特定指令集进行硬件优化设计逻辑门化处理器减电路规模降低制造费
部件包括：产生程序址程序计数器存储指令指令寄存器解释指令控制逻辑存放数通寄存器堆执行指令ALU等部分构成
313 什微代码体系结构？微指令作什？
微码结构中控制单元输入输出间视存系统控制信号存放微程序存中指令执行程中时钟周期处理器微程序存中读取控制字作指令执行控制信号输出
微指令实现必基操作直接硬件执行通编写微指令构成微代码实现复杂指令功微指令处理器硬件设计指令集设计相分离助指令集修改升级助实现复杂指令
314微码体系结构机逻辑体系结构什区？
（1） 指令集改变导致硬件设计开销
设计机逻辑结构时指令集硬件必须步设计优化设计机逻辑结构设计微码结构复杂硬件指令集二者中意变化会导致外变化
微码结构中指令设计通微码ROM编写微码程序实现指令集设计直接影响现硬件设计旦修改指令集需重新设计新硬件
（2） 性较
机逻辑指令集硬件设计进行优化二者采相指令集时机逻辑结构更快微码结构实现更复杂指令集较少指令完成复杂功尤存储器速度受限时微码结构性更优
315说明流水线体系结构中5阶段操作否流水线结构分6阶段？果试出方案
流水线分5阶段应包括：取指译码取操作数执行数回写
流水线分6阶段应包括：取指译码取操作数执行存储器操作数回写
Chapter4
43 微机系统中总线层次化结构样？
总线处位置分：片总线系统总线系统外总线
总线功分： 址总线数总线控制总线
时序控制方式分：步总线 异步总线
数格式分： 行总线串行总线
44 评价种总线性方面？
总线时钟频率总线宽度总线速率总线带宽总线步方式总线驱动力等
45 微机系统什情况需总线仲裁？总线仲裁种？什特点？
总线仲裁称总线判决目合理控制理系统中设备总线请求避免总线突设备时提出总线请求时仲裁机构定优先算法确定谁获总线权
集中式（式）控制分布式（等式）控制集中式特点：采专门总线控制器仲裁器分配总线时间总线协议简单效总体系统性较低分布式特点：总线控制逻辑分散连接总线模块设备中协议复杂成高系统性较高
46总线传输方式种？步总线传输收发模块什求？什情况应该采异步传输方式什？
总线传输方式角度分步异步传输串行行传输单步突发方式步总线传输时总线收模块发模块严格系统时钟统定时收发模块间传输操作异步总线常模块间数传送时间差异较系统时难步采异步方式没固定时钟周期时间根需长短
414发送时钟接收时钟波特率什关系？
关系：
发收时钟频率n*(发收波特率) (中n11664)
实际应中根求传输时钟频率选择倍数n计算波特率
510 16K×1位DRAM芯片组成64K×8位存储器求：
(1) 画出该存储器组成逻辑框图
(2) 设存储器读写周期05μS CPU1μS少访问次试问采种刷新方式较合理？两次刷新时间间隔少？全部存储单元刷新遍需实际刷新时间少？
（1）组建存储器需DRAM芯片数N（64K*8）（16K*1）4*8（片）
8片组成16K×8位存储区 A13~A0作片址A15A1424译码器产生片选信号 逻辑框图（图误：应该组8片片数线1根）
（2）设16K×8位存储芯片阵列结构128行×128列刷新周期2ms刷新行需05μS两次（行）刷新时间间隔应：
保证1μS留出05μSCPU访问存该DRAM适合采分散式异步式刷新方式采集中式刷新方式
l 采分散刷新方式存储器读写周期视1μS前05μS读写05μS刷新相1μS刷新行刷完遍需128×1μS＝128μS满足刷新周期2ms求
l 采异步刷新方式应保证两次刷新时间间隔155μS隔14读写周期刷新行相15μS刷新行刷完遍需128×15μS＝1920μS满足刷新周期2ms求
需补充知识：
刷新周期：次整存储器刷新结束次整存储器全部刷新遍止时间间隔刷新周期通常2ms4ms8ms
DRAM般行刷新常刷新方式包括：
l 集中式：正常读写操作刷新操作分开进行刷新集中完成
特点：存段停止读写操作死时间适高速存储器
（DRAM128行刷新周期2ms读写刷新时间均05μS）
l 分散式：存储系统周期分成两时间片分时进行正常读写操作刷新操作
特点：存停止读写操作死时间系统运行速度降低
（DRAM128行刷新周期128μstm＝05μS读写时间tr＝05μS刷新时间tc＝1μS存储周期）
l 异步式：前两种方式结合隔段时间刷新次需保证刷新周期整存储器刷新遍
511某系统24条址线字长8位寻址空间少？现 SRAM2114(1K*4)存储芯片组成存储系统试问采线选译码时需少2114存储芯片？
该存储器存储容量224 *8bit16M字节
需SRAM2114(1K*4)存储芯片数目：片
512 16根址总线机系统中画出列情况存储器址译码连接图
（1）采8K*1位存储芯片形成64KB存储器
（2）采8K*1位存储芯片形成32KB存储器
（3）采4K*1位存储芯片形成16KB存储器
址总线长度16系统寻址空间
（1）8K*1位存储芯片址长度1364KB存储器需88K*1位存储芯片总需16根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需8片8K*1位存储芯片
红色片选
第片
址范围
0000H~
1FFFH
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第二片
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第三片
址范围
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5FFFH
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第四片
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7FFFH
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第五片
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第六片
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第七片
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第八片
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1
1
1
1
1
连线图：
（2）8K*1位存储芯片址长度1332KB存储器需48K*1位存储芯片总需15根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需4片8K*1位存储芯片
红色片选
第片
址范围
0000H~
1FFFH
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第二片
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第三片
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5FFFH
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第四片
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6000H~
7FFFH
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1
1
1
连线图：
（3）4K*1位存储芯片址长度1216KB存储器需44K*1位存储芯片总需14根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需4片4K*1位存储芯片
红色片选
第片
址范围
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第二片
址范围
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1
第三片
址范围
2000H~
2FFFH
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第四片
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3FFFH
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1
1
连线图：
方案：
方案二：
513试某8位计算机系统设计具8KB ROM40KB RAM存储器求ROMEPROM芯片2732组成0000H址开始RAMSRAM芯片6264组成4000H址开始
查阅资料知2732容量4K×8(字选线12根)6264容量8K×8(字选线13根)系统中需芯片数目芯片址范围应表示：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
需2片2732构成系统ROM
红色片选
第片
址范围
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1
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1
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第二片
址范围
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1
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1
1
1
1
1
1
1
1
需5片6264构成系统RAM
红色片选
第片
址范围
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5FFFH
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1
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第二片
址范围
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第三片
址范围
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9FFFH
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第四片
址范围
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第五片
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1
1
1
1
1
硬件连线方式图示：
A14
CS 6
EN
C 2
B 1
A 0
A0A11
RD
WR
D0D7
AB CS
2732
WR
D07
AB CS
2732
WR
D07
AB CS
6264
RD
WR
D07
A12
A13
A15
38译码器
A0A12
RD
WR
AB CS
6264
RD
WR
D07
……
……
未
1
2
1
5
……
说明：
①8位微机系统址线般16位采全译码方式时系统A0～A12直接626413根址线相连系统A0～A11直接273212根址线相连片选信号74LS138译码器产生系统A15～A13作译码器输入
②芯片数总线（D0~D7）直接系统数总线相连
③芯片控制信号线（RDWR）直接系统控制信号线相连
514试根图EPROM接口特性设计EPROM写入编程电路出控制软件流程
EPROM写入编程电路设计图示：
控制软件流程：
（1） 电复位
（2） 信号电1效（写模式）信号电0效（编程控制模式）软件进入编程状态EPROM存储器进行写入编程操作
（3） 高位址译码信号电1效存储器应0000H~3FFFH址数次进行写入操作（中高位址0低位址0000H3FFFH次加1）写入值数总线应值
（4） 高位址译码信号电0效存储器应4000H~7FFFH址数次进行写入操作（中高位址1低位址0000H3FFFH次加1）写入值数总线应值
（5） 存储器址7FFFH时写入操作完成控制软件停止EPROM编程状态释放信号信号控制
515试完成面RAM系统扩充图假设系统已占0000~ 27FFH段存址空间拟面连续址空间分配该扩充RAM
A10
A15
A14
A12
A13
A11
系统
译码器输出
A15~A14
A13
A12
A11
A10~A0
址空间
Q0
00
0
0
0
0000000000~11111111111
0000H~07FFH
Q1
0
0
1
0800H~0FFFH
Q2
0
1
0
1000H~17FFH
Q3
0
1
1
1800H~1FFFH
Q4
1
0
0
2000H~27FFH
Q5
1
0
1
0
000000000~1111111111
2800H~2BFFH
1
2C00H~2FFFH
Q6
1
1
0
Q7
1
1
1
面方案问题：
1． 址连续驱动设计会较麻烦
2． 址重复浪费系统址空间
3． 容易理解实际会问题
516某计算机系统存储器址空间A8000H~CFFFFH采单片容量16K*1位SRAM芯片
（1）系统存储容量少？
（2）组成该存储系统需该类芯片少？
（3）整系统应分少芯片组？
（1）该计算机系统存储器址空间A8000H~CFFFFH系统存储容量：
（2）单片容量16K*1SRAM芯片存储容量16Kbit2KB
组成该存储系统需该类芯片160KB2KB80
（3）题目未出该系统数位宽少处设8bit位宽
组芯片组需8单片容量16K*1SRAM芯片
整系统应分80810芯片组
517 具8存储体低位体交叉存储体中果处理器访存址八进制值求该存储器单体存储器均访问速度提高少（忽略初启时延时）？
（1）100181002810038…11008
（2）100281004810068…12008
（3）100381006810118…13008
处题目误10018应次类推
低位体交叉存储体包含8存储体处理器次时访问相邻8址数
（1）访存址相邻址存储器单体存储器均访问速度提高8倍
（2）访存址间隔2址存储器单体存储器均访问速度提高4倍
（3）访存址间隔3址访存址转换十进制数369121518212427分8余数361472503存储器单体存储器均访问速度提高8倍（误确定）
Chapter6题解答
62什IO端口？般接口电路中端口？
IO端口指IO接口电路中寄存器般接口电路中数端口控制端口状态端口
63 CPUIO端口编址方式种？什特点？80x86IO端口编址方式属种？
（1）独立编址
特点：系统视端口存储单元象
（2）统编址（存储器映编址总线结构）
特点：端口作存储单元仅址范围区分两者
80x86IO端口编址方式属独立编址方式
64某计算机系统8IO接口芯片接口芯片占8端口址起始址9000H8接口芯片址连续分布74LS138作译码器试画出端口译码电路图说明芯片端口址范围
A5A4A3
接口2
接口8
接口1
……
Y7
Y1
Y0
A2~A0
C
B
A
EN
A15
A14
…
…
A7
A6
接口编号
A15~A6
A5
A4
A3
A2~A0
址空间
1
1001000000
0
0
0
000~111
9000H~9007H
2
0
0
1
000~111
9008H~900FH
3
0
1
0
000~111
9010H~9017H
4
0
1
1
000~111
9018H~901FH
5
1
0
0
000~111
9020H~9027H
6
1
0
1
000~111
9028H~902FH
7
1
1
0
000~111
9030H~9037H
8
1
1
1
000~111
9038H~903FH
66 CPUIO设备间数传送种方式？种工作方式特点什？适什场合？
①条件控制（步控制）：特点：方式简单CPU时条件读写数法保证数总效适面窄适外设数变化缓慢操作时间固定认始终处绪状态
②条件控制（查询控制）： 特点：CPU动外设动执行IO操作时CPU总先查询外设状态传输条件满足时CPU等直条件满足解决CPU外设间步问题性高CPU利率低低优先级外设法时响应适CPU太忙传送速度高场合
③中断方式： 特点：CPU执行现行程序时处理紧急发出情况暂时停止前程序转该紧急事件进行处理处理完返回正常程序CPU利率高外设具申请CPU中断动权实现实时障处理实时响应外设处理中断服务需保护断点（占存储空间降低速度）适CPU务较忙传送速度求高场合尤适实时控制中紧急事件处理
④DMA控制： 特点：数通CPUDMAC直接完成存储单元IO端口间数传送接口电路复杂硬件开销批量数传送速度极快适存储器存储器间存储器外设间批量数传送场合
⑤通道方式：特点：程序方式进行IO理直接访问存储器需CPU干预通通道程序实现数传输外操作
67常中断优先级理方式种？分优缺点？
①软件查询：方法简单实现起较容易效率低
②硬件排序：占硬件资源效率较高
③中断控制芯片：成较高效率高
68微机外设种输入输出方式中便CPU处理机事件提高工作效率IO方式种？数传输速率快种？
便CPU处理机事件提高工作效率中断方式数传输速率快DMA控制方式
第七章题答案
71 ARM处理器种运行模式处理器区种运行模式？
ARM处理器7中运行模式：
l 户模式（user）：ARM处理器正常程序执行状态
l 快速中断模式（fiq）：处理高速中断高速数传输通道处理
l 外部中断模式（irq）：普通中断处理
l 理模式（supervisor）：操作系统保护模式系统复位默认模式
l 中止模式（abort）：数指令预取中止时进入该模式
l 未定义模式（undefined）：处理未定义指令支持硬件协处理器软件仿真
l 系统模式（system）：运行特权级操作系统务
处理器CPSR寄存器中M4~M0位指示运行模式
72 通寄存器中PCCPSRSPSR作什？
PC：程序计数器保存处理器取条指令址
CPSR：前程序状态寄存器CPSR保存条件标志位中断禁止位前处理器模式标志相关控制状态位
SPSR：备份程序状态寄存器异常发生时SPSR保存CPSR前值异常退出时SPSR恢复CPSR
73 编程角度讲ARM处理器工作状态两种？两种状态间转换？
编程角度讲ARM处理器两种工作状态：
l ARM状态（复位状态）：处理器执行32位字齐ARM指令
l Thumb状态：处理器执行16位半字齐Thumb指令
ARM指令集Thumb指令集均切换处理器状态指令两种工作状态间切换：
l 进入Thumb状态：操作数寄存器状态位（低位）1时执行BX指令进入Thumb状态果处理器Thumb状态时发生异常（异常处理ARM状态执行）异常处理返回时动切换Thumb状态
l 进入ARM状态：操作数寄存器状态位（低位）位0时执行BX指令进入ARM状态处理器进行异常处理时PC值放入异常模式链接寄存器中异常量址开始执行程序系统动进入ARM状态
75 特征ARMRISC体系结构？
ARMRISC体系结构三相特征：
l LoadStore体系结构：称寄存器寄存器体系结构RR系统结构类机器中操作数运算结果直接寄存器中存取必须量标量矢量寄存器进行中转采结构处理器必然更通寄存器存储操作数运算结果寄存器运算器间数传输速度远高存运算器间数传输速度采结构助提高计算机整体运行速度
l 采固定长度精简指令集：样机器译码变容易通硬件直接译码方式完成指令解析然复杂指令集相采精简指令集需更指令完成相务采硬件直接译码速度高采微码方式译码通采高速缓存等提高寄存器存储速度技术采固定长度精简指令集机器获更高性
l 三址指令格式：法指令外ARM部分数处理指令采三址指令指令中包含目操作数源操作数第二源操作数
81 ARM指令种寻址方式？试分说明
ARM指令系统支持常见寻址方式：
寄存器寻址：
1 操作数存放寄存器中
2指令址码字段出寄存器编号（名）
3指令执行时直接取出寄存器值操作
立寻址：
1 操作数包含指令中
2 指令址码部分数身
3 取指时取出立操作数
寄存器间接寻址：
寄存器移位寻址
1 操作数存放寄存器中
2指令址码字段出寄存器编号（名）移位表达式
3指令执行时取出寄存器值移位结果作源操作数
寄存器间接寻址：
1 操作数存放存单元中
2指令址码字段出 [寄存器编号（名）]
3指令执行时根寄存器值（指针）找相应存储单元
基址变址寻址
1 操作数存放存单元中
2指令址码字段出 [寄存器编号（名）]偏移量
3指令执行时基址寄存器容偏移量（<4K）相加减形成操作数效址
4 常查表数组操作功部件寄存器访问等
寄存器寻址块复制寻址：
1 操作数存放存单元中
2指令址码字段出 {寄存器编号（名）列表}
3编号高寄存器总应存中高址单元
4 完成存储块16寄存器子集间数传送
堆栈寻址：
1 操作数存放存栈顶单元中
2指令址码字段固定栈顶指针SP
3指令执行时寄存器块寻址完成数入栈出栈
相寻址：
1 操作数指令存放址
2指令址码字段址偏移量
3指令执行时基址寻址PC提供基址根偏移量完成跳转
82 指出列指令操作数寻址方式
1) MOV R1R2 寄存器寻址
2) SUBS R0R0 #2 立寻址
3) SWP R1R1[R2] 寄存器间接寻址
4) STR R1[R0#4] 基址变址寻址
5) LDMFD SP {R1~R4LR} 寄存器直接寻址
6) ANDS R0R0R1LSL R2 寄存器移位寻址
7) STMIA R1 {R2~R5 R8} 寄存器直接寻址
8) BL AGAIN 相寻址
8．3 ARM指令中第二操作数种表示形式？举例说明
第二源操作数三类表示形式分：
1) 立数方式（#imm） #imm符号32位数值变量例 0x104
2) 寄存器方式（Rm） Rm存储第二源操作数寄存器例R3表示R3寄存器
3) 寄存器移位方式（Shifter_operand） 例R3ASR #2表示R3址右移2寄存器中值
84 判断列指令正误说明理
1) ADD R1R2#4 错误#4立数寻址寄存器寻址寄存器值更新
2) LDMFD R13{R2R4} 正确
3) LDR R1[R3] 错误零偏移形式需
4) MVN R5#0x2F100 正确
5) SBC R15R6LSR R4 正确
6) MUL R2R2R5 正确
7) MSR CPSR#0x001 错误立数值合理（模式）
8) LDRB PC[R3] 正确
8．5 列指令组写出运算指令执行条件
1) CMP R0R1
ADDHI R1R1#1 HI：果R0中符号数>R1中符号数执行ADD指令
2) CMP R1R2
SUBMI R2R2#0x08 MI表示果R1寄存器中值R2寄存器中值执行SUB指令
87 指出MOV指令LDR加载指令区途
ARMRISC结构数存CPU间移动通LS指令完成LDRSTR指令想数存中某处读取寄存器中ldr：
LDR R0 0x12345678
0x12345678址中值存放R0中MOV样MOV寄存器间移动数者立数移动寄存器中x86种CISC架构芯片区方x86中没LDR种指令x86MOV指令数存中移动寄存器中
88 写段代码判断R1值否0x30 R1减0x30
CMP R1 0x30
SUBGT R1 R1 0x30
89 ARM处理器中支持种堆栈 画出种堆栈操作示意图
ARM支持四种堆栈类型：
1 满递增（FA）：堆栈增长堆栈指针指含效数项高址
栈底数
堆栈数
堆栈数
堆栈数
栈顶数
堆栈生长方
指针
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
2 空递增（EA） ：堆栈增长堆栈指针指堆栈第空位置
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
栈底数
堆栈数
堆栈数
堆栈数
空闲
堆栈生长方
指针
3 满递减（FD） ：堆栈增长堆栈指针指含效数项低址
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
栈顶数
堆栈数
堆栈数
堆栈数
栈底数
4 空递减（ED） ：堆栈增长堆栈指针堆栈第空位置
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
指针
堆栈生长方
指针
空闲
堆顶数
堆栈数
堆栈数
堆底数
堆栈生长方
第9章题答案
93
AREA gcdCODEREADONLY
EXPORT gcd
gcd
CMP R0R1
BEQ RE
SUBGT R0R0R1
SUBLT R1R1R0
RE
95编写程序段寄存器r3中数r2中数时r2中数加10存入寄存器r3否r2中数加100存入寄存器r3程序段定义成代码段
AREA ADDITIONCODEREADONLY
ENTRY
Loop
CMP R3 R2
BHI GREATER
ADD R3 R2 #100
B STOP
GREATER
ADD R3 R2 #10
STOP
…
END
98试编写循环程序实现0开始10偶数累加
AREA FoudCODEREADONLY
ENTRY
MOV R0#0 存放累加
MOV R1#0 存放加数
MOV R2#9 累加次数
Loop
ADD R1R1#2
ADD R0R0R1
SUB R2R2#1 调整累加次数
BNE Loop
Stop
……
END
915阅读程序说明程序完成功
llsearch
CMP R0 #0
LDRNEB R2 [R0]
CMPNE R1 R2
LDRNE R0 [R0 #4]
BNE llsearch
MOV PC LR
R0≠0R0指字节数读入R2
R0≠0R1≠R2R0+4指双字数存入R0中
循环直R1R2退出子程序
916阅读程序说明程序完成功
strcmp
LDRB R2 [R0] #1
LDRB R3 [R1] #1
CMP R2 #0
CMPNE R3 #0
BEQ return
CMP R2 R3
BEQ strcmp
return
SUB R0 R2 R3
MOV PC LR
R0指数串S1（前字节单元）R1指数串S2（前字节单元）
次较字符串S1S2中字符直字符串结束
S1S2第字符（字符）差存入R0返回
917阅读程序说明程序完成功
CMP R0 #maxindex
LDRLS PC [PC R0 LSL #2]
B IndexOutOfRange
DCD Handler0
DCD Handler1
DCD Handler2
DCD Handler3
…
实现子程序散转：R0效范围（#maxindex）跳转Hander0～3指子程序
918阅读程序说明程序完成功
loop
LDMIA R12 (R0R11)
STMIA R13 (R0R11)
CMP R12 R14
BLS loop
R12开始址方指12数压入生成堆栈（R13开始址方指12单元）中
较R12R14值R12R14循环否退出程序
919分编写程序子程序实现程序子程序调求子程序完成两数加法运算功程序完成变量初始化赋值调子程序实现两数加法运算两种方式完成程序设计
(1) 程序采C语言程序子程序采汇编语言程序设计
(2) 程序采汇编语言程序子程序采C语言程序设计
(1)
extern int myadd(int a int b)
int main()
{ int a1b2c
cmyadd(ab)
}
AREA myadd CODE READONLY
EXPORT myadd
myadd
ADD R0R0R1
MOV PCLR
END
(2)
IMPROT myadd
AERA Example CODE READONLY
ENTRY
MOV R0 #1
MOV R1#2
BL myadd
MOV R3R0
END
int myadd(int a int b)
{return(a+b)}
微处理器系统原理嵌入式系统设计第十章题解答
102 简述ARM微处理器核心硬件系统组成？
l ARM微处理器
l 电源模块包括CPU核IO接口电源
l 时钟模块包括系统时钟实时时钟
l 复位模块包括系统加电复位手动复位部复位
l 存储器模块包括程序保存存储器程序运行存储器
l JTAG调试接口模块
104 简述S3C2440A芯片中模块时钟信号产生配置原理降低系统功耗时钟信号进行处理？系统复位信号时钟信号什关系？
系统时钟送入S3C2440A芯片进入时钟发生模块锁相环进行相应处理终FCLKHCLKPCLKUCLK四组时钟信号中FCLK信号供ARM920T核HCLK供AHB总线存储器控制器中断控制器LCD控制器DMA控制器USB机模块PCLK供访问APB总线外设例WDTI2SI2CPWM定时器MMC接口ADCUARTGPIORTCSPI模块UCLK提供USB模块需48MHz时钟
降低系统功耗时钟信号进行门控理低功耗情况开启FCLK信号时钟信号关闭需外设需相应总线外设时钟信号效
系统复位信号般包括加电复位手动复位部复位三类中加电复位手动复位信号均外部复位电路部复位信号般系统部事务处理（例门狗复位等）系统外部复位信号波形定求满足求系统正常工作S3C2440A芯片中完成正确系统复位处理电源保持稳定该信号必须少维持4FCLK时钟低电状态
106 利S3C2440AGPIO端口设计包含8LED流水灯电路LED间隔1S轮流点亮试画出程序流程图写出相关程序段
假设利S3C2440A芯片GPIO端口G第0~7引脚驱动8LED电路应GPIO输出0时LED灯亮相应程序流程图相应程序段示：
GPGCON EQU 0x56000060
GPGDAT EQU 0x56000064
GPGUP EQU 0x56000068
配置GPGCON寄存器设置相关引脚输出功
LDR R0GPGCON
LDR R1[R0]
BIC R1R1#0x0000FFFF
ORR R1R1#0x00005555
STR R1[R0]
配置GPGUP寄存器断开拉电阻
LDR R0GPGUP
LDR R1[R0]
ORR R1R1#0x00FF
STR R1[R0]
输出驱动数点亮应LED等
LOOPSTAR
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x00FE
STR R3[R2]
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
…
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x007F
STR R3[R2]
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
B LOOPSTAR
DELAY
SUB R0R0#1
CMP R0#0x0
BNE DELAY
MOV PCLR
107 题中果加入键实现键时流水灯停止流动键放开时流水灯正常流转功思考应样修改电路程序？
题基础添加GPIO口作输入脚(GPAGPA[0])键GPA[0]值1否零键时流水灯停止流动键放开时流水灯重新启动需次GPGDAT寄存器赋值前进行判断操作（答案进行判断前判断正确）判断键跳转出改程序段否者继续执行相应程序：
GPACON EQU 0x56000000
GPADAT EQU 0x56000004
GPAUP EQU 0x56000008
GPGCON EQU 0x56000060
GPGDAT EQU 0x56000064
GPGUP EQU 0x56000068
配置GPACON寄存器设置相关引脚输出功
LDR R0GPACON
LDR R1[R0]
BIC R1R1#0x00000003
ORR R1R1#0x00000000
STR R1[R0]
配置GPAUP寄存器断开拉电阻
LDR R0GPAUP
LDR R1[R0]
ORR R1R1#0x0001
STR R1[R0]
配置GPGCON寄存器设置相关引脚输出功
LDR R0GPGCON
LDR R1[R0]
BIC R1R1#0x0000FFFF
ORR R1R1#0x00005555
STR R1[R0]
配置GPGUP寄存器断开拉电阻
LDR R0GPGUP
LDR R1[R0]
ORR R1R1#0x00FF
STR R1[R0]
输出驱动数点亮应LED等
LOOPSTAR
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x00FE
STR R3[R2]
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
…
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x007F
STR R3[R2]
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
B LOOPSTAR
DELAY
SUB R0R0#1
CMP R0#0x0
BNE DELAY
MOV PCLR
WAIT
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
B LOOPSTAR
108 某采端存储S3C2440系统中处理器外设时钟PCLK6668MHzUART1接口实现串行通信求传输速率19200bpsFIFO关闭流控制帧格式：8位数位2位停止位偶校验试写出初始化控制字编写初始化程序段
相关寄存器址定义
CLKDIVN EQU 0x4C000014 CLKDIVN for PCLK and FCLK
CAMDIVN EQU 0x4C000018 CANDIVN
ULCON1 EQU 0x50004000 UART line control register 0
UCON1 EQU 0x50004004 UART control register 0
UFCON1 EQU 0x50004008 UART FIFO control register 0
UMCON1 EQU 0x5000400C UART modem control register 0
UBRDIV1 EQU 0x50004028 UART baud rate divisor register 0
UTRSTAT1 EQU 0x50004010 UART TXRX status register 0
UTXH1 EQU 0x50004020 UART transmit buffer register 0
URXH1 EQU 0x50004024 UART receive buffer register 0
MPLLCON EQU 0x4C000004 MPLL control register
AREA SerialCommunicationCODEREADONLY
ENTRY
ldr r2MPLLCON 设置MPLL0x00076022 FCLKMpll(2*m*Fin)(p*(2s次方)) Fin169344MHz
m(MDIV+8) p(PDIV+2) sSDIV
mov r3#0x22
mov r4#0x00076000
ADD r3r3r4
str r3[r2]
ldr r2CLKDIVN CLKDIVN 设置 0x03 PCLKFCLK4
mov r3#0x03
str r3[r2]
ldr r2CAMDIVN CLKDIVN 设置 0x0200 PCLKFCLK4
mov r3#0x200
str r3[r2]
ldr r2ULCON1 ULCON1 设置 0x07 含义正常操作模式校验停止位28数位
mov r3#0x07
str r3[r2]
ldr r2UCON1 UCON1 设置 0x05 表示发送接收数查询方式该处初始化中断模式正确
mov r3#0x05
str r3[r2]
ldr r2UFCON1 UFCON1 设置 0x00 FIFO
mov r3#0x00
str r3[r2]
ldr r2UMCON1 UMCON1 设置 0x00 流控
mov r3#0x00
str r3[r2]
ldr r2UBRDIV1 UBRDIV1 设置216含义 波特率设 19200 面公式算UBRDIVn (int)(PCLKbps*16)1
中 PCLK 6668MHz
mov r3#216 者16进制表示0XD8
strh r3[r2]
109 题中采查询方式进行数传输位址
DATA处100字节发送设备试画出程序流程图
写出相关程序段
查询方式进行数传输代码段：
CHECK
LDR R2 UTRSTAT1
LDR R3[R2]
AND R3R3#0X02
CMP R3#0X02
BNE WAIT
SET LDR R5DATA
LDRB R3[R5]#1
LDR R2UTXH1
STRB R3[R2]
SUB R5R5#1
CMP R5#0x64
BNE CHECK
1010 108题中实现处理器收数0xAA回应1字节数0x55功试画出采查询方式传输程序流程图写出相关程序段进步思考果采中断方式工作需软件进行样修改？
相应代码段：
CHECK
LDR R2UTRSTAT1
LDR R3[R2]
AND R3R3#0X01
CMP R3#0X01
BNE CHECK
WAIT
LDR R3[R2]
AND R3R3#0X02
CMP R3#0X02
BNE WAIT
SET LDR R2URXH1
LDRB R3[R2]
CMP R3#0xAA
MOVEQ R3#0x55
LDR R2UTXH1
STRB R3[R2]
B CHECK
采中断方式工作话需UCON1配置寄存器设中断工作模式接收数触发中断进入中断子程序进行相应操作
微处理器系统原理嵌入式系统设计第十章题解答
1 简述嵌入式软件系统分层结构层间联系？
嵌入式软件系统包括驱动层操作系统层中间软件应层
驱动层硬件直接相连操作系统应提供需驱动支持
操作系统层驱动层需驱动支持调度应层中务执行
中间软件应层提供面应领域中间件软件
2 简述嵌入式软件系统工作流程系统引导加载该流程中位处功？
工作流程图示：
该执行流程分5阶段：1电复位板级初始化阶段2系统引导升级阶段3系统初始化阶段4应初始化阶段5务应阶段
系统引导加载该流程中位第二阶段作初始化硬件设备建立存空间映射图然系统软硬件环境带合适状态便终调操作系统核准备正确环境
113 简述UBoot第阶段工作务第二阶段衔接？
代码通常放starts文件中汇编语言写成功设置处理器状态初始化中断存时序整UBoot目标代码进行重新定位接着通列语句跳转C代码执行实现阶段阶段二衔接：
ldr pc _start_armboot
_start_armboot word start_armboot
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第章题解答
12 集成电路级言计算机系统三组成部分什？
中央处理器存储器芯片总线接口芯片
13 阐述摩尔定律
18月芯片晶体密度提高倍运算性提高倍价格降半
15 什SoC？什IP核种实现形式？
SoC：系统级芯片片系统系统芯片系统集成芯片系统芯片集等应开发角度出发含义指单芯片集成微电子应产品需功系统
IP核：满足特定规范求够设计中反复进行复功模块软核硬核固核三种实现形式
18 什嵌入式系统？嵌入式系统特点？
概念：应中心计算机技术基础软硬件裁剪适应应系统功性成体积功耗严格求专计算机系统嵌入应象体系中专计算机系统
特点：1嵌入式系统通常面特定应
2嵌入式系统式先进计算机技术半导体技术电子技术行业具体应相结合产物
3嵌入式系统硬件软件必须高效率设计量体裁衣冗余力争样硅片面积实现更高性
4嵌入式处理器应软件实现嵌入式系统功关键嵌入式处理器系统软件应软件求通计算机点
① 软件求固体化数嵌入式系统软件固化读存储器中
② 求高质量高性软件代码
③ 许应中求系统软件具实时处理力
5嵌入式系统具体应机结合起升级换代具体产品步进行嵌入式系统产品旦进入市场具较长生命周期
6嵌入式系统身具备开发力设计完成户通常中程序功进行修改必须套开发工具环境进行开发
第二章题答案
22 完成列逻辑运算
（1） 101+101 11001
（2） 1010001101 111101
（3） 10110110 111001 11001111 1
（4） 10110111001 101
（5） 11001111 10001
（6） (10101)(01) 10101
23 完成列逻辑运算
（1） 1011 0101∨1111 0000 1111 0101
（2） 1101 0001∧1010 1011 1000 0001
（3） 1010 1011⊕0001 1100 1011 0111
24 选择题
（1） 列符号数中数( A )
A． B．
C． D．
（2） 列符号数中数( B )
A． B．
C． D．
（3） 机器数( A )中零表示形式唯
A．补码 B．原码
C．补码反码 D．原码反码
（4） 单纯理出发计算机功交硬件实现事实硬件实现较简单功复杂功交软件完成样做理( BCD )
A．提高解题速度
B．降低成
C．增强计算机适应性扩应面
D．易制造
（5） 编译程序解释程序相编译程序优点( D )解释程序优点( C )
A．编译程(解释执行程)花费时间短
B．占存少
C．较容易发现排源程序错误
D．编译结果(目标程序)执行速度快
25通常逻辑运算代数值运算非常方便例逻辑运算AND两位组合方法法运算样种逻辑运算两位加法相？样情况会导致什错误发生？
逻辑运算OR两位加法相问题bit加运算法ANDOR运算代逻辑运算没相应进位机制
26 假设台数码相机存储容量256MB果素需3字节存储空间张片包括行1024素列1024素台数码相机存放少张片？
张片需空间：1024*1024*33MB
256M存片数：256MB3MB≈85张
214某测试程序40 MHz处理器运行目标代码100 000条指令类指令时钟周期计数混合组成试确定程序效CPIMIPS值执行时间
指 令 类 型
指 令 计 数
时钟周期计数
整数算术
45 000
1
数传送
32 000
2
浮点数
15 000
2
控制传送
8000
2
CPI(45000100000)*1+(32000100000)*2+(15000100000)*2+(8000100000)*2045*1+032*2+015*2+008*2155
MIPS40155258
执行时间T(100000*155)*(1(40*10∧6) )1554*10∧（3） 3875*10∧（3） s 3875ms
215 假设条指令执行程分取指令分析执行三段段时间分∆t2∆t3∆t列种情况分写出连续执行n条指令需时间表达式
（1） 序执行方式
T (∆t+2∆t+3∆t)*n6n∆t
（2） 仅取指令执行重叠
取指令执行重叠时指令执行程图示：
第1条指令执行完时间：t1∆t+2∆t+3∆t6∆t
第2条指令执行完时间：t2 t1+5∆t6∆t+5∆t*1
第3条指令执行完时间：t3 t2+5∆t6∆t+5∆t*2
…
第n条指令执行完时间：tn tn1+∆t6∆t+5∆t*（n1）(1+5n)∆t
（3） 取指令分析执行重叠
取指令分析执行重叠时指令执行程图示：
第1条指令执行完时间：t1∆t+2∆t+3∆t6∆t
第2条指令执行完时间：t2 t1+3∆t6∆t+3∆t*1
第3条指令执行完时间：t3 t2+3∆t6∆t+3∆t*2
…
第n条指令执行完时间：tn tn1+3∆t6∆t+3∆t*（n1）(3+3n)∆t
微处理器系统原理嵌入式系统设计第三章题解答
31处理器功？说明实现功需部件画出处理器基结构图
处理器基功包括数存储数运算控制等功5功：①指令控制②操作控制③时间控制④数加工⑤中断处理中数加工ALU移位器寄存器等数通路部件完成功控制器实现处理器基结构图：
32处理器部基操作？基操作包含微操作？
处理器部基操作：取指间接执行中断中必须包含取指执行
取指包含微操作：路器程序计数器值选送存储器然存储器回送期指令写入指令寄存器时程序计数器值加1新值回写入程序计数器
间接4CPU周期包含微操作：第1周期指令寄存器中址部分形式址转址寄存器中第2周期完成存取出操作数址放入址寄存器第3周期中累加器容传送缓寄存器然存入选定存储单元
执行包含微操作：寄存器中选定址寄存器通路器值送存储器存储器数作ALU原操作数原操作数寄存器组中数寄存器送ALU输入ALU结果写入寄存器组
中断包含微操作：保护断点现场查找中断量表确定中断程序入口址修改程序指针执行完毕恢复现场断点
33什冯·诺伊曼计算机结构技术瓶颈？克服？
冯·诺伊曼计算机结构技术瓶颈数传输指令串行执行通方案克服：采哈佛体系结构存储器分层结构高速缓存虚拟存储器指令流水线超标量等方法
35指令系统设计会影响计算机系统性？
指令系统指台计算机执行全部指令集合决定台计算机硬件性基功指令系统般包括类指令：1）数传送类指令（2）运算类指令 包括算术运算指令逻辑运算指令（3）程序控制类指令 控制程序流（4）输入输出类指令 简称IO指令类指令机外设间交换信息
设计会影响计算机系统性 数传送算术运算逻辑运算程序控制输入输出外会影响运算速度兼容等
39某时钟速率25GHz流水式处理器执行150万条指令程序流水线5段时钟周期1条速率发射指令考虑分支指令乱序执行带性损失
a)样执行程序该处理器非流水式处理器加速少？
b)流水式处理器吞吐量少（MIPS单位）？
a速度非流水线结构5倍
b
310时钟频率25 GHz非流水式处理器均CPI4处理器升级版引入5级流水然锁存延迟样流水线部延迟新版处理器时钟频率必须降低2 GHz
(1) 典型程序新版实现加速少？
(2) 新旧两版处理器MIPS少？
（1）N条指令程序说：
非流水式处理器总执行时间
5级流水处理器总执行时间
加速N时加速≈32
（2）非流水式处理器CPI4执行速度2500MHz4625MIPS
5级流水处理器CPI1执行速度2000 MHz 12000 MIPS
311机逻辑体系结构处理器特点什？详细说明部件作
机逻辑特点指令集设计硬件逻辑设计紧密相关通针特定指令集进行硬件优化设计逻辑门化处理器减电路规模降低制造费
部件包括：产生程序址程序计数器存储指令指令寄存器解释指令控制逻辑存放数通寄存器堆执行指令ALU等部分构成
313 什微代码体系结构？微指令作什？
微码结构中控制单元输入输出间视存系统控制信号存放微程序存中指令执行程中时钟周期处理器微程序存中读取控制字作指令执行控制信号输出
微指令实现必基操作直接硬件执行通编写微指令构成微代码实现复杂指令功微指令处理器硬件设计指令集设计相分离助指令集修改升级助实现复杂指令
314微码体系结构机逻辑体系结构什区？
（1） 指令集改变导致硬件设计开销
设计机逻辑结构时指令集硬件必须步设计优化设计机逻辑结构设计微码结构复杂硬件指令集二者中意变化会导致外变化
微码结构中指令设计通微码ROM编写微码程序实现指令集设计直接影响现硬件设计旦修改指令集需重新设计新硬件
（2） 性较
机逻辑指令集硬件设计进行优化二者采相指令集时机逻辑结构更快微码结构实现更复杂指令集较少指令完成复杂功尤存储器速度受限时微码结构性更优
315说明流水线体系结构中5阶段操作否流水线结构分6阶段？果试出方案
流水线分5阶段应包括：取指译码取操作数执行数回写
流水线分6阶段应包括：取指译码取操作数执行存储器操作数回写
Chapter4
43 微机系统中总线层次化结构样？
总线处位置分：片总线系统总线系统外总线
总线功分： 址总线数总线控制总线
时序控制方式分：步总线 异步总线
数格式分： 行总线串行总线
44 评价种总线性方面？
总线时钟频率总线宽度总线速率总线带宽总线步方式总线驱动力等
45 微机系统什情况需总线仲裁？总线仲裁种？什特点？
总线仲裁称总线判决目合理控制理系统中设备总线请求避免总线突设备时提出总线请求时仲裁机构定优先算法确定谁获总线权
集中式（式）控制分布式（等式）控制集中式特点：采专门总线控制器仲裁器分配总线时间总线协议简单效总体系统性较低分布式特点：总线控制逻辑分散连接总线模块设备中协议复杂成高系统性较高
46总线传输方式种？步总线传输收发模块什求？什情况应该采异步传输方式什？
总线传输方式角度分步异步传输串行行传输单步突发方式步总线传输时总线收模块发模块严格系统时钟统定时收发模块间传输操作异步总线常模块间数传送时间差异较系统时难步采异步方式没固定时钟周期时间根需长短
414发送时钟接收时钟波特率什关系？
关系：
发收时钟频率n*(发收波特率) (中n11664)
实际应中根求传输时钟频率选择倍数n计算波特率
510 16K×1位DRAM芯片组成64K×8位存储器求：
(1) 画出该存储器组成逻辑框图
(2) 设存储器读写周期05μS CPU1μS少访问次试问采种刷新方式较合理？两次刷新时间间隔少？全部存储单元刷新遍需实际刷新时间少？
（1）组建存储器需DRAM芯片数N（64K*8）（16K*1）4*8（片）
8片组成16K×8位存储区 A13~A0作片址A15A1424译码器产生片选信号 逻辑框图（图误：应该组8片片数线1根）
（2）设16K×8位存储芯片阵列结构128行×128列刷新周期2ms刷新行需05μS两次（行）刷新时间间隔应：
保证1μS留出05μSCPU访问存该DRAM适合采分散式异步式刷新方式采集中式刷新方式
l 采分散刷新方式存储器读写周期视1μS前05μS读写05μS刷新相1μS刷新行刷完遍需128×1μS＝128μS满足刷新周期2ms求
l 采异步刷新方式应保证两次刷新时间间隔155μS隔14读写周期刷新行相15μS刷新行刷完遍需128×15μS＝1920μS满足刷新周期2ms求
需补充知识：
刷新周期：次整存储器刷新结束次整存储器全部刷新遍止时间间隔刷新周期通常2ms4ms8ms
DRAM般行刷新常刷新方式包括：
l 集中式：正常读写操作刷新操作分开进行刷新集中完成
特点：存段停止读写操作死时间适高速存储器
（DRAM128行刷新周期2ms读写刷新时间均05μS）
l 分散式：存储系统周期分成两时间片分时进行正常读写操作刷新操作
特点：存停止读写操作死时间系统运行速度降低
（DRAM128行刷新周期128μstm＝05μS读写时间tr＝05μS刷新时间tc＝1μS存储周期）
l 异步式：前两种方式结合隔段时间刷新次需保证刷新周期整存储器刷新遍
511某系统24条址线字长8位寻址空间少？现 SRAM2114(1K*4)存储芯片组成存储系统试问采线选译码时需少2114存储芯片？
该存储器存储容量224 *8bit16M字节
需SRAM2114(1K*4)存储芯片数目：片
512 16根址总线机系统中画出列情况存储器址译码连接图
（1）采8K*1位存储芯片形成64KB存储器
（2）采8K*1位存储芯片形成32KB存储器
（3）采4K*1位存储芯片形成16KB存储器
址总线长度16系统寻址空间
（1）8K*1位存储芯片址长度1364KB存储器需88K*1位存储芯片总需16根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需8片8K*1位存储芯片
红色片选
第片
址范围
0000H~
1FFFH
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1
1
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1
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第二片
址范围
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3FFFH
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1
1
第三片
址范围
4000H~
5FFFH
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1
第四片
址范围
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7FFFH
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第五片
址范围
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9FFFH
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1
第六片
址范围
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第七片
址范围
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1
1
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第八片
址范围
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1
1
1
1
1
1
1
1
1
1
1
1
1
1
连线图：
（2）8K*1位存储芯片址长度1332KB存储器需48K*1位存储芯片总需15根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需4片8K*1位存储芯片
红色片选
第片
址范围
0000H~
1FFFH
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1
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第二片
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3FFFH
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1
第三片
址范围
4000H~
5FFFH
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1
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1
1
第四片
址范围
6000H~
7FFFH
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1
1
1
1
1
1
1
1
1
1
1
连线图：
（3）4K*1位存储芯片址长度1216KB存储器需44K*1位存储芯片总需14根址总线址译码：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
需4片4K*1位存储芯片
红色片选
第片
址范围
0000H~
0FFFH
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第二片
址范围
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1
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1
1
1
第三片
址范围
2000H~
2FFFH
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第四片
址范围
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3FFFH
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1
1
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1
1
1
1
1
1
连线图：
方案：
方案二：
513试某8位计算机系统设计具8KB ROM40KB RAM存储器求ROMEPROM芯片2732组成0000H址开始RAMSRAM芯片6264组成4000H址开始
查阅资料知2732容量4K×8(字选线12根)6264容量8K×8(字选线13根)系统中需芯片数目芯片址范围应表示：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
需2片2732构成系统ROM
红色片选
第片
址范围
0000H~
0FFFH
0
0
0
0
0
0
0
0
0
0
0
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0
0
0
1
1
1
1
1
1
1
1
1
1
1
第二片
址范围
1000H~
1FFFH
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
需5片6264构成系统RAM
红色片选
第片
址范围
4000H~
5FFFH
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
第二片
址范围
6000H~
7FFFH
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
第三片
址范围
8000H~
9FFFH
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
第四片
址范围
0A000H~
0BFFFH
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
第五片
址范围
0C000H~
0DFFFFH
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
硬件连线方式图示：
A14
CS 6
EN
C 2
B 1
A 0
A0A11
RD
WR
D0D7
AB CS
2732
WR
D07
AB CS
2732
WR
D07
AB CS
6264
RD
WR
D07
A12
A13
A15
38译码器
A0A12
RD
WR
AB CS
6264
RD
WR
D07
……
……
未
1
2
1
5
……
说明：
①8位微机系统址线般16位采全译码方式时系统A0～A12直接626413根址线相连系统A0～A11直接273212根址线相连片选信号74LS138译码器产生系统A15～A13作译码器输入
②芯片数总线（D0~D7）直接系统数总线相连
③芯片控制信号线（RDWR）直接系统控制信号线相连
514试根图EPROM接口特性设计EPROM写入编程电路出控制软件流程
EPROM写入编程电路设计图示：
控制软件流程：
（1） 电复位
（2） 信号电1效（写模式）信号电0效（编程控制模式）软件进入编程状态EPROM存储器进行写入编程操作
（3） 高位址译码信号电1效存储器应0000H~3FFFH址数次进行写入操作（中高位址0低位址0000H3FFFH次加1）写入值数总线应值
（4） 高位址译码信号电0效存储器应4000H~7FFFH址数次进行写入操作（中高位址1低位址0000H3FFFH次加1）写入值数总线应值
（5） 存储器址7FFFH时写入操作完成控制软件停止EPROM编程状态释放信号信号控制
515试完成面RAM系统扩充图假设系统已占0000~ 27FFH段存址空间拟面连续址空间分配该扩充RAM
A10
A15
A14
A12
A13
A11
系统
译码器输出
A15~A14
A13
A12
A11
A10~A0
址空间
Q0
00
0
0
0
0000000000~11111111111
0000H~07FFH
Q1
0
0
1
0800H~0FFFH
Q2
0
1
0
1000H~17FFH
Q3
0
1
1
1800H~1FFFH
Q4
1
0
0
2000H~27FFH
Q5
1
0
1
0
000000000~1111111111
2800H~2BFFH
1
2C00H~2FFFH
Q6
1
1
0
Q7
1
1
1
面方案问题：
1． 址连续驱动设计会较麻烦
2． 址重复浪费系统址空间
3． 容易理解实际会问题
516某计算机系统存储器址空间A8000H~CFFFFH采单片容量16K*1位SRAM芯片
（1）系统存储容量少？
（2）组成该存储系统需该类芯片少？
（3）整系统应分少芯片组？
（1）该计算机系统存储器址空间A8000H~CFFFFH系统存储容量：
（2）单片容量16K*1SRAM芯片存储容量16Kbit2KB
组成该存储系统需该类芯片160KB2KB80
（3）题目未出该系统数位宽少处设8bit位宽
组芯片组需8单片容量16K*1SRAM芯片
整系统应分80810芯片组
517 具8存储体低位体交叉存储体中果处理器访存址八进制值求该存储器单体存储器均访问速度提高少（忽略初启时延时）？
（1）100181002810038…11008
（2）100281004810068…12008
（3）100381006810118…13008
处题目误10018应次类推
低位体交叉存储体包含8存储体处理器次时访问相邻8址数
（1）访存址相邻址存储器单体存储器均访问速度提高8倍
（2）访存址间隔2址存储器单体存储器均访问速度提高4倍
（3）访存址间隔3址访存址转换十进制数369121518212427分8余数361472503存储器单体存储器均访问速度提高8倍（误确定）
Chapter6题解答
62什IO端口？般接口电路中端口？
IO端口指IO接口电路中寄存器般接口电路中数端口控制端口状态端口
63 CPUIO端口编址方式种？什特点？80x86IO端口编址方式属种？
（1）独立编址
特点：系统视端口存储单元象
（2）统编址（存储器映编址总线结构）
特点：端口作存储单元仅址范围区分两者
80x86IO端口编址方式属独立编址方式
64某计算机系统8IO接口芯片接口芯片占8端口址起始址9000H8接口芯片址连续分布74LS138作译码器试画出端口译码电路图说明芯片端口址范围
A5A4A3
接口2
接口8
接口1
……
Y7
Y1
Y0
A2~A0
C
B
A
EN
A15
A14
…
…
A7
A6
接口编号
A15~A6
A5
A4
A3
A2~A0
址空间
1
1001000000
0
0
0
000~111
9000H~9007H
2
0
0
1
000~111
9008H~900FH
3
0
1
0
000~111
9010H~9017H
4
0
1
1
000~111
9018H~901FH
5
1
0
0
000~111
9020H~9027H
6
1
0
1
000~111
9028H~902FH
7
1
1
0
000~111
9030H~9037H
8
1
1
1
000~111
9038H~903FH
66 CPUIO设备间数传送种方式？种工作方式特点什？适什场合？
①条件控制（步控制）：特点：方式简单CPU时条件读写数法保证数总效适面窄适外设数变化缓慢操作时间固定认始终处绪状态
②条件控制（查询控制）： 特点：CPU动外设动执行IO操作时CPU总先查询外设状态传输条件满足时CPU等直条件满足解决CPU外设间步问题性高CPU利率低低优先级外设法时响应适CPU太忙传送速度高场合
③中断方式： 特点：CPU执行现行程序时处理紧急发出情况暂时停止前程序转该紧急事件进行处理处理完返回正常程序CPU利率高外设具申请CPU中断动权实现实时障处理实时响应外设处理中断服务需保护断点（占存储空间降低速度）适CPU务较忙传送速度求高场合尤适实时控制中紧急事件处理
④DMA控制： 特点：数通CPUDMAC直接完成存储单元IO端口间数传送接口电路复杂硬件开销批量数传送速度极快适存储器存储器间存储器外设间批量数传送场合
⑤通道方式：特点：程序方式进行IO理直接访问存储器需CPU干预通通道程序实现数传输外操作
67常中断优先级理方式种？分优缺点？
①软件查询：方法简单实现起较容易效率低
②硬件排序：占硬件资源效率较高
③中断控制芯片：成较高效率高
68微机外设种输入输出方式中便CPU处理机事件提高工作效率IO方式种？数传输速率快种？
便CPU处理机事件提高工作效率中断方式数传输速率快DMA控制方式
第七章题答案
71 ARM处理器种运行模式处理器区种运行模式？
ARM处理器7中运行模式：
l 户模式（user）：ARM处理器正常程序执行状态
l 快速中断模式（fiq）：处理高速中断高速数传输通道处理
l 外部中断模式（irq）：普通中断处理
l 理模式（supervisor）：操作系统保护模式系统复位默认模式
l 中止模式（abort）：数指令预取中止时进入该模式
l 未定义模式（undefined）：处理未定义指令支持硬件协处理器软件仿真
l 系统模式（system）：运行特权级操作系统务
处理器CPSR寄存器中M4~M0位指示运行模式
72 通寄存器中PCCPSRSPSR作什？
PC：程序计数器保存处理器取条指令址
CPSR：前程序状态寄存器CPSR保存条件标志位中断禁止位前处理器模式标志相关控制状态位
SPSR：备份程序状态寄存器异常发生时SPSR保存CPSR前值异常退出时SPSR恢复CPSR
73 编程角度讲ARM处理器工作状态两种？两种状态间转换？
编程角度讲ARM处理器两种工作状态：
l ARM状态（复位状态）：处理器执行32位字齐ARM指令
l Thumb状态：处理器执行16位半字齐Thumb指令
ARM指令集Thumb指令集均切换处理器状态指令两种工作状态间切换：
l 进入Thumb状态：操作数寄存器状态位（低位）1时执行BX指令进入Thumb状态果处理器Thumb状态时发生异常（异常处理ARM状态执行）异常处理返回时动切换Thumb状态
l 进入ARM状态：操作数寄存器状态位（低位）位0时执行BX指令进入ARM状态处理器进行异常处理时PC值放入异常模式链接寄存器中异常量址开始执行程序系统动进入ARM状态
75 特征ARMRISC体系结构？
ARMRISC体系结构三相特征：
l LoadStore体系结构：称寄存器寄存器体系结构RR系统结构类机器中操作数运算结果直接寄存器中存取必须量标量矢量寄存器进行中转采结构处理器必然更通寄存器存储操作数运算结果寄存器运算器间数传输速度远高存运算器间数传输速度采结构助提高计算机整体运行速度
l 采固定长度精简指令集：样机器译码变容易通硬件直接译码方式完成指令解析然复杂指令集相采精简指令集需更指令完成相务采硬件直接译码速度高采微码方式译码通采高速缓存等提高寄存器存储速度技术采固定长度精简指令集机器获更高性
l 三址指令格式：法指令外ARM部分数处理指令采三址指令指令中包含目操作数源操作数第二源操作数
81 ARM指令种寻址方式？试分说明
ARM指令系统支持常见寻址方式：
寄存器寻址：
1 操作数存放寄存器中
2指令址码字段出寄存器编号（名）
3指令执行时直接取出寄存器值操作
立寻址：
1 操作数包含指令中
2 指令址码部分数身
3 取指时取出立操作数
寄存器间接寻址：
寄存器移位寻址
1 操作数存放寄存器中
2指令址码字段出寄存器编号（名）移位表达式
3指令执行时取出寄存器值移位结果作源操作数
寄存器间接寻址：
1 操作数存放存单元中
2指令址码字段出 [寄存器编号（名）]
3指令执行时根寄存器值（指针）找相应存储单元
基址变址寻址
1 操作数存放存单元中
2指令址码字段出 [寄存器编号（名）]偏移量
3指令执行时基址寄存器容偏移量（<4K）相加减形成操作数效址
4 常查表数组操作功部件寄存器访问等
寄存器寻址块复制寻址：
1 操作数存放存单元中
2指令址码字段出 {寄存器编号（名）列表}
3编号高寄存器总应存中高址单元
4 完成存储块16寄存器子集间数传送
堆栈寻址：
1 操作数存放存栈顶单元中
2指令址码字段固定栈顶指针SP
3指令执行时寄存器块寻址完成数入栈出栈
相寻址：
1 操作数指令存放址
2指令址码字段址偏移量
3指令执行时基址寻址PC提供基址根偏移量完成跳转
82 指出列指令操作数寻址方式
1) MOV R1R2 寄存器寻址
2) SUBS R0R0 #2 立寻址
3) SWP R1R1[R2] 寄存器间接寻址
4) STR R1[R0#4] 基址变址寻址
5) LDMFD SP {R1~R4LR} 寄存器直接寻址
6) ANDS R0R0R1LSL R2 寄存器移位寻址
7) STMIA R1 {R2~R5 R8} 寄存器直接寻址
8) BL AGAIN 相寻址
8．3 ARM指令中第二操作数种表示形式？举例说明
第二源操作数三类表示形式分：
1) 立数方式（#imm） #imm符号32位数值变量例 0x104
2) 寄存器方式（Rm） Rm存储第二源操作数寄存器例R3表示R3寄存器
3) 寄存器移位方式（Shifter_operand） 例R3ASR #2表示R3址右移2寄存器中值
84 判断列指令正误说明理
1) ADD R1R2#4 错误#4立数寻址寄存器寻址寄存器值更新
2) LDMFD R13{R2R4} 正确
3) LDR R1[R3] 错误零偏移形式需
4) MVN R5#0x2F100 正确
5) SBC R15R6LSR R4 正确
6) MUL R2R2R5 正确
7) MSR CPSR#0x001 错误立数值合理（模式）
8) LDRB PC[R3] 正确
8．5 列指令组写出运算指令执行条件
1) CMP R0R1
ADDHI R1R1#1 HI：果R0中符号数>R1中符号数执行ADD指令
2) CMP R1R2
SUBMI R2R2#0x08 MI表示果R1寄存器中值R2寄存器中值执行SUB指令
87 指出MOV指令LDR加载指令区途
ARMRISC结构数存CPU间移动通LS指令完成LDRSTR指令想数存中某处读取寄存器中ldr：
LDR R0 0x12345678
0x12345678址中值存放R0中MOV样MOV寄存器间移动数者立数移动寄存器中x86种CISC架构芯片区方x86中没LDR种指令x86MOV指令数存中移动寄存器中
88 写段代码判断R1值否0x30 R1减0x30
CMP R1 0x30
SUBGT R1 R1 0x30
89 ARM处理器中支持种堆栈 画出种堆栈操作示意图
ARM支持四种堆栈类型：
1 满递增（FA）：堆栈增长堆栈指针指含效数项高址
栈底数
堆栈数
堆栈数
堆栈数
栈顶数
堆栈生长方
指针
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
2 空递增（EA） ：堆栈增长堆栈指针指堆栈第空位置
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
栈底数
堆栈数
堆栈数
堆栈数
空闲
堆栈生长方
指针
3 满递减（FD） ：堆栈增长堆栈指针指含效数项低址
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
栈顶数
堆栈数
堆栈数
堆栈数
栈底数
4 空递减（ED） ：堆栈增长堆栈指针堆栈第空位置
存储器址
0xA0000004
0xA0000008
0xA000000C
0xA0000010
0xA0000014
指针
堆栈生长方
指针
空闲
堆顶数
堆栈数
堆栈数
堆底数
堆栈生长方
第9章题答案
93
AREA gcdCODEREADONLY
EXPORT gcd
gcd
CMP R0R1
BEQ RE
SUBGT R0R0R1
SUBLT R1R1R0
RE
95编写程序段寄存器r3中数r2中数时r2中数加10存入寄存器r3否r2中数加100存入寄存器r3程序段定义成代码段
AREA ADDITIONCODEREADONLY
ENTRY
Loop
CMP R3 R2
BHI GREATER
ADD R3 R2 #100
B STOP
GREATER
ADD R3 R2 #10
STOP
…
END
98试编写循环程序实现0开始10偶数累加
AREA FoudCODEREADONLY
ENTRY
MOV R0#0 存放累加
MOV R1#0 存放加数
MOV R2#9 累加次数
Loop
ADD R1R1#2
ADD R0R0R1
SUB R2R2#1 调整累加次数
BNE Loop
Stop
……
END
915阅读程序说明程序完成功
llsearch
CMP R0 #0
LDRNEB R2 [R0]
CMPNE R1 R2
LDRNE R0 [R0 #4]
BNE llsearch
MOV PC LR
R0≠0R0指字节数读入R2
R0≠0R1≠R2R0+4指双字数存入R0中
循环直R1R2退出子程序
916阅读程序说明程序完成功
strcmp
LDRB R2 [R0] #1
LDRB R3 [R1] #1
CMP R2 #0
CMPNE R3 #0
BEQ return
CMP R2 R3
BEQ strcmp
return
SUB R0 R2 R3
MOV PC LR
R0指数串S1（前字节单元）R1指数串S2（前字节单元）
次较字符串S1S2中字符直字符串结束
S1S2第字符（字符）差存入R0返回
917阅读程序说明程序完成功
CMP R0 #maxindex
LDRLS PC [PC R0 LSL #2]
B IndexOutOfRange
DCD Handler0
DCD Handler1
DCD Handler2
DCD Handler3
…
实现子程序散转：R0效范围（#maxindex）跳转Hander0～3指子程序
918阅读程序说明程序完成功
loop
LDMIA R12 (R0R11)
STMIA R13 (R0R11)
CMP R12 R14
BLS loop
R12开始址方指12数压入生成堆栈（R13开始址方指12单元）中
较R12R14值R12R14循环否退出程序
919分编写程序子程序实现程序子程序调求子程序完成两数加法运算功程序完成变量初始化赋值调子程序实现两数加法运算两种方式完成程序设计
(1) 程序采C语言程序子程序采汇编语言程序设计
(2) 程序采汇编语言程序子程序采C语言程序设计
(1)
extern int myadd(int a int b)
int main()
{ int a1b2c
cmyadd(ab)
}
AREA myadd CODE READONLY
EXPORT myadd
myadd
ADD R0R0R1
MOV PCLR
END
(2)
IMPROT myadd
AERA Example CODE READONLY
ENTRY
MOV R0 #1
MOV R1#2
BL myadd
MOV R3R0
END
int myadd(int a int b)
{return(a+b)}
微处理器系统原理嵌入式系统设计第十章题解答
102 简述ARM微处理器核心硬件系统组成？
l ARM微处理器
l 电源模块包括CPU核IO接口电源
l 时钟模块包括系统时钟实时时钟
l 复位模块包括系统加电复位手动复位部复位
l 存储器模块包括程序保存存储器程序运行存储器
l JTAG调试接口模块
104 简述S3C2440A芯片中模块时钟信号产生配置原理降低系统功耗时钟信号进行处理？系统复位信号时钟信号什关系？
系统时钟送入S3C2440A芯片进入时钟发生模块锁相环进行相应处理终FCLKHCLKPCLKUCLK四组时钟信号中FCLK信号供ARM920T核HCLK供AHB总线存储器控制器中断控制器LCD控制器DMA控制器USB机模块PCLK供访问APB总线外设例WDTI2SI2CPWM定时器MMC接口ADCUARTGPIORTCSPI模块UCLK提供USB模块需48MHz时钟
降低系统功耗时钟信号进行门控理低功耗情况开启FCLK信号时钟信号关闭需外设需相应总线外设时钟信号效
系统复位信号般包括加电复位手动复位部复位三类中加电复位手动复位信号均外部复位电路部复位信号般系统部事务处理（例门狗复位等）系统外部复位信号波形定求满足求系统正常工作S3C2440A芯片中完成正确系统复位处理电源保持稳定该信号必须少维持4FCLK时钟低电状态
106 利S3C2440AGPIO端口设计包含8LED流水灯电路LED间隔1S轮流点亮试画出程序流程图写出相关程序段
假设利S3C2440A芯片GPIO端口G第0~7引脚驱动8LED电路应GPIO输出0时LED灯亮相应程序流程图相应程序段示：
GPGCON EQU 0x56000060
GPGDAT EQU 0x56000064
GPGUP EQU 0x56000068
配置GPGCON寄存器设置相关引脚输出功
LDR R0GPGCON
LDR R1[R0]
BIC R1R1#0x0000FFFF
ORR R1R1#0x00005555
STR R1[R0]
配置GPGUP寄存器断开拉电阻
LDR R0GPGUP
LDR R1[R0]
ORR R1R1#0x00FF
STR R1[R0]
输出驱动数点亮应LED等
LOOPSTAR
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x00FE
STR R3[R2]
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
…
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x007F
STR R3[R2]
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
B LOOPSTAR
DELAY
SUB R0R0#1
CMP R0#0x0
BNE DELAY
MOV PCLR
107 题中果加入键实现键时流水灯停止流动键放开时流水灯正常流转功思考应样修改电路程序？
题基础添加GPIO口作输入脚(GPAGPA[0])键GPA[0]值1否零键时流水灯停止流动键放开时流水灯重新启动需次GPGDAT寄存器赋值前进行判断操作（答案进行判断前判断正确）判断键跳转出改程序段否者继续执行相应程序：
GPACON EQU 0x56000000
GPADAT EQU 0x56000004
GPAUP EQU 0x56000008
GPGCON EQU 0x56000060
GPGDAT EQU 0x56000064
GPGUP EQU 0x56000068
配置GPACON寄存器设置相关引脚输出功
LDR R0GPACON
LDR R1[R0]
BIC R1R1#0x00000003
ORR R1R1#0x00000000
STR R1[R0]
配置GPAUP寄存器断开拉电阻
LDR R0GPAUP
LDR R1[R0]
ORR R1R1#0x0001
STR R1[R0]
配置GPGCON寄存器设置相关引脚输出功
LDR R0GPGCON
LDR R1[R0]
BIC R1R1#0x0000FFFF
ORR R1R1#0x00005555
STR R1[R0]
配置GPGUP寄存器断开拉电阻
LDR R0GPGUP
LDR R1[R0]
ORR R1R1#0x00FF
STR R1[R0]
输出驱动数点亮应LED等
LOOPSTAR
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x00FE
STR R3[R2]
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
…
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0x00FF
ORR R3R3#0x007F
STR R3[R2]
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
LDR R00xFFFFFF 初始计数值
BL DELAY 调延迟子程序
B LOOPSTAR
DELAY
SUB R0R0#1
CMP R0#0x0
BNE DELAY
MOV PCLR
WAIT
LDR R2GPGDAT
LDR R3[R2]
BIC R3R3#0xFFFE
CMP R3#0x1
BEQ WAIT
B LOOPSTAR
108 某采端存储S3C2440系统中处理器外设时钟PCLK6668MHzUART1接口实现串行通信求传输速率19200bpsFIFO关闭流控制帧格式：8位数位2位停止位偶校验试写出初始化控制字编写初始化程序段
相关寄存器址定义
CLKDIVN EQU 0x4C000014 CLKDIVN for PCLK and FCLK
CAMDIVN EQU 0x4C000018 CANDIVN
ULCON1 EQU 0x50004000 UART line control register 0
UCON1 EQU 0x50004004 UART control register 0
UFCON1 EQU 0x50004008 UART FIFO control register 0
UMCON1 EQU 0x5000400C UART modem control register 0
UBRDIV1 EQU 0x50004028 UART baud rate divisor register 0
UTRSTAT1 EQU 0x50004010 UART TXRX status register 0
UTXH1 EQU 0x50004020 UART transmit buffer register 0
URXH1 EQU 0x50004024 UART receive buffer register 0
MPLLCON EQU 0x4C000004 MPLL control register
AREA SerialCommunicationCODEREADONLY
ENTRY
ldr r2MPLLCON 设置MPLL0x00076022 FCLKMpll(2*m*Fin)(p*(2s次方)) Fin169344MHz
m(MDIV+8) p(PDIV+2) sSDIV
mov r3#0x22
mov r4#0x00076000
ADD r3r3r4
str r3[r2]
ldr r2CLKDIVN CLKDIVN 设置 0x03 PCLKFCLK4
mov r3#0x03
str r3[r2]
ldr r2CAMDIVN CLKDIVN 设置 0x0200 PCLKFCLK4
mov r3#0x200
str r3[r2]
ldr r2ULCON1 ULCON1 设置 0x07 含义正常操作模式校验停止位28数位
mov r3#0x07
str r3[r2]
ldr r2UCON1 UCON1 设置 0x05 表示发送接收数查询方式该处初始化中断模式正确
mov r3#0x05
str r3[r2]
ldr r2UFCON1 UFCON1 设置 0x00 FIFO
mov r3#0x00
str r3[r2]
ldr r2UMCON1 UMCON1 设置 0x00 流控
mov r3#0x00
str r3[r2]
ldr r2UBRDIV1 UBRDIV1 设置216含义 波特率设 19200 面公式算UBRDIVn (int)(PCLKbps*16)1
中 PCLK 6668MHz
mov r3#216 者16进制表示0XD8
strh r3[r2]
109 题中采查询方式进行数传输位址
DATA处100字节发送设备试画出程序流程图
写出相关程序段
查询方式进行数传输代码段：
CHECK
LDR R2 UTRSTAT1
LDR R3[R2]
AND R3R3#0X02
CMP R3#0X02
BNE WAIT
SET LDR R5DATA
LDRB R3[R5]#1
LDR R2UTXH1
STRB R3[R2]
SUB R5R5#1
CMP R5#0x64
BNE CHECK
1010 108题中实现处理器收数0xAA回应1字节数0x55功试画出采查询方式传输程序流程图写出相关程序段进步思考果采中断方式工作需软件进行样修改？
相应代码段：
CHECK
LDR R2UTRSTAT1
LDR R3[R2]
AND R3R3#0X01
CMP R3#0X01
BNE CHECK
WAIT
LDR R3[R2]
AND R3R3#0X02
CMP R3#0X02
BNE WAIT
SET LDR R2URXH1
LDRB R3[R2]
CMP R3#0xAA
MOVEQ R3#0x55
LDR R2UTXH1
STRB R3[R2]
B CHECK
采中断方式工作话需UCON1配置寄存器设中断工作模式接收数触发中断进入中断子程序进行相应操作
微处理器系统原理嵌入式系统设计第十章题解答
1 简述嵌入式软件系统分层结构层间联系？
嵌入式软件系统包括驱动层操作系统层中间软件应层
驱动层硬件直接相连操作系统应提供需驱动支持
操作系统层驱动层需驱动支持调度应层中务执行
中间软件应层提供面应领域中间件软件
2 简述嵌入式软件系统工作流程系统引导加载该流程中位处功？
工作流程图示：
该执行流程分5阶段：1电复位板级初始化阶段2系统引导升级阶段3系统初始化阶段4应初始化阶段5务应阶段
系统引导加载该流程中位第二阶段作初始化硬件设备建立存空间映射图然系统软硬件环境带合适状态便终调操作系统核准备正确环境
113 简述UBoot第阶段工作务第二阶段衔接？
代码通常放starts文件中汇编语言写成功设置处理器状态初始化中断存时序整UBoot目标代码进行重新定位接着通列语句跳转C代码执行实现阶段阶段二衔接：
ldr pc _start_armboot
_start_armboot word start_armboot
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