FPGA课程设计报告
学院 信息工程学院
班 级： 信息级班
姓 名：
学 号
完成时间： 2015年X月X日
评阅意见：
题目
基FPGA路彩灯控制器设计
引言
21世纪电子技术迅猛发展高薪技术日新月异传统设计方法正逐步退出历史舞台取代基EDA技术芯片设计技术正成电子系统设计流规模编程器件现场编程门阵列FPGA复杂编程逻辑器件CPLD应广泛两类编程专集成电路
年EDA技术高速发展现代电子产品着功样化体积化功耗低化方发展传统电子产品设计显著优势：第量规模编程逻辑器件提高产品性缩产品体积降低功耗第二广泛运现代化计算机技术提高电子设计动化程度缩短开发周期提高产品竞争力掌握方面应极重题目基FPGA技术完成实现
众周知彩灯流水灯装饰灯等日常生活商业极广泛应具高商业价值研究价值越越变化端求极高灯饰行业 相传统单片机说FPGA性价越越高功强轻松完成彩灯控制
着科技发展 现代生活中 彩灯作种景观应越越电子电路设计领域中电子设计动化(EDA)工具已成设计手段VHDL语言EDA关键技术采顶设计方法系统总体求出发设计务分解功模块功模块连接形成顶层模块完成系统硬件整体设计文介绍基EDA技路彩灯控制器设计分析MAX+PLUSII环境采VHDL语言实现述基VHDL语言FPGA芯片数字系统设计思想实现程电子设计动化技术EDA发展电子系统设计带革命性变化EDA软件设计工具硬件描述语言编程逻辑器件EDA技术应走普FPGA新型编程逻辑器件采FPGA进行产品开发灵活进行模块配置缩短产品开发周期利产品型化集成化方发展
二务求
1设计路彩灯控制器循环变化花型 清零选择花型
2彩灯控制器16路发光二极构成控制器开关开时够6种花型间进行循环变化
3求控制器具备复位清零功旦复位信号失效控制器花型变化处种状态会条件刻清零回初始化状态
三设计作目
根系统设计求知整系统三输入信号：控制彩灯节奏快慢基准时钟信号CLK_IN系统清零信号CLR彩灯节奏快慢选择开关CHOSE_KEY16输出信号LED[150]分控制十六路彩灯
整彩灯控制器CDKZQ分三部分：时序控制电路SXKZ显示控制电路XSKZ
题目原理图完成顶层文件较简单子模块较少题目建议顶层模块原理图会较直观较复杂子模块较题目文元件例化会更简洁清晰原理图完成顶层文件连线图示
彩灯控制器组成原理图
四设备软件
41 FPGA发展历程
FPGA（Field－Programmable Gate Array）现场编程门阵列PALGALCPLD等编程器件基础进步发展产物作专集成电路（ASIC）领域中种半定制电路出现解决定制电路足克服原编程器件门电路数限缺点
硬件描述语言（VerilogVHDL）完成电路设计简单综合布局快速烧录 FPGA 进行测试现代 IC设计验证技术流编辑元件实现基逻辑门电路（ANDORXORNOT）者更复杂组合功解码器数学方程式数FPGA里面编辑元件里包含记忆元件例触发器（Flip－flop）者更加完整记忆块
系统设计师根需通编辑连接FPGA部逻辑块连接起电路试验板放芯片里出厂成品FPGA逻辑块连接设计者改变FPGA完成需逻辑功
FPGA般说ASIC（专集成电路）速度慢法完成复杂设计功耗较低优点快速成品修改改正程序中错误更便宜造价厂商会提供便宜编辑力差FPGA芯片较差编辑力设计开发普通FPGA完成然设计转移类似ASIC芯片外种方法CPLD（Complex Programmable Logic Device复杂编程逻辑器件)
42 Quartus II
421简介
Quartus II Altera公司综合性PLDFPGA开发软件支持原理图VHDLVerilogHDLAHDL（Altera Hardware Description Language）等种设计输入形式嵌综合器仿真器完成设计输入硬件配置完整PLD设计流程
Quartus IIXPLinuxUnixTcl脚完成设计流程外提供完善户图形界面设计方式具运行速度快界面统功集中易学易等特点
Quartus II支持AlteraIP核包含LPMMegaFunction宏功模块库户充分利成熟模块简化设计复杂性加快设计速度第三方EDA工具良支持户设计流程阶段熟悉第三方EDA工具
外Quartus II 通DSP Builder工具MatlabSimulink相结合方便实现种DSP应系统支持Altera片编程系统（SOPC）开发集系统级设计嵌入式软件开发编程逻辑设计体种综合性开发台
Maxplus II 作Altera代PLD设计软件出色易性广泛应目前Altera已停止Maxplus II 更新支持Quartus II 相仅仅支持器件类型丰富图形界面改变AlteraQuartus II 中包含许诸SignalTap IIChip EditorRTL Viewer设计辅助工具集成SOPCHardCopy设计流程继承Maxplus II 友图形界面简便方法
Altera Quartus II 作种编程逻辑设计环境 强设计力直观易接口越越受数字系统设计者欢迎
422 功
Quartus II提供完全集成电路结构关开发包环境具数字逻辑设计全部特性包括：利原理图结构框图VerilogHDLAHDLVHDL完成电路描述保存设计实体文件
芯片（电路）面布局连线编辑
LogicLock增量设计方法户建立优化系统然添加原始系统性影响较影响续模块
功强逻辑综合工具
完备电路功仿真时序逻辑仿真工具
定时时序分析关键路径延时分析
SignalTap II逻辑分析工具进行嵌入式逻辑分析
支持软件源文件添加创建链接起生成编程文件
组合编译方式次完成整体设计流程
动定位编译错误
高效期间编程验证工具
读入标准EDIF网表文件VHDL网表文件Verilog网表文件
生成第三方EDA软件VHDL网表文件Verilog网表文件
五系统设计方案
51 系统总体设计
图51 系统总图
52 系统软件设计
521 时序控制器：SXKZ部分
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_unsignedall 库函数声明
entity sxkz is 实体声明
port(
chose_keyin std_logic 速度控制钮
clk_inin std_logic 输入时钟信号
clrin std_logic 复位信号
clkout std_logic 改变时钟信号
)
end entity
architecture art of sxkz is 结构体声明
signal cllkstd_logic
begin
process(clk_inclrchose_key)is 进程
variable tempstd_logic_vector(0 to 2) 定义变量
begin
if clr＇1＇ then cllk<＇0＇temp000 复位初始化
elsif rising_edge (clk_in) then
if chose_key＇1＇ then 键高速时
if temp011 then 输出时钟信号T输入信号8倍
temp000
cllk else temptemp+＇1＇
end if
else
if temp111 then 键没低速时
temp000 输出时钟信号T输入信号
cllk else temptemp+＇1＇
end if
end if
end if
end process
clkend art
生成元器件符号SYMBOL
图52 时序控制器
522显示控制器：XSKZ
library ieee
use ieeestd_logic_1164all
entity xskz is
port(
clkin std_logic
clrin std_logic
ledout std_logic_vector(0 to 15) 彩灯输出控制端口
)
end entity
architecture art of xskz is
type state is(s0s1s2s3s4s5s6) 定义组状态机
signal current_statestate
signal flowerstd_logic_vector(15 downto 0) 定义信号
begin
process(clrclk) is
constant f1std_logic_vector(0 to 15)0001000100010001
constant f2std_logic_vector(0 to 15)1010101010101010
constant f3std_logic_vector(0 to 15)0011001100110011
constant f4std_logic_vector(0 to 15)0100100100100100
constant f5std_logic_vector(0 to 15)1001010010100101
constant f6std_logic_vector(0 to 15)1101101101100110
定义组彩灯花式
begin
if clr＇1＇ then current_state elsif rising_edge(clk) then 位状态0否等
case current_state is 时钟信号升
when s0>
flower<0000000000000000 初始状态
current_state when s1>
flower current_state when s2>
flower current_state when s3>
flower current_state when s4>
flower current_state when s5>
flower current_state when s6>
flower current_state end case
end if
end process
ledend architecture
flower current_state when s4>
flower current_state when s5>
flower current_state when s6>
flower current_state end case
end if
end process
ledend architecture
生成元器件符号：SYMBOL
图53 显示控制器
523 彩灯控制器：CDKZ
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_unsignedall
entity cdkz2 is 实体
port(
clkinin std_logic 端口定义
clrin std_logic
chose_keyin std_logic
ledout std_logic_vector(0 to 15)
)
end entity
architecture art of cdkz2 is 结构体
component sxkz is 元件例化sxkz
port(
chose_keyin std_logic
clk_inin std_logic
clrin std_logic
clkout std_logic
)
end component sxkz
component xskz is 元件例化xskz
port(
clkin std_logic
clrin std_logic
ledout std_logic_vector(0 to 15)
)
end component xskz
signal s0std_logic 定义信号
begin
u1sxkz port map(chose_keyclkinclrs0)
u2xskz port map(s0clrled)
end architecture
彩灯控制器SYMBOL：
图54 彩灯控制器
图55 RTL
六仿真调试分析
start compilation先编译
generate functional simulation netlist然生成功仿真网络表
assignments–setting—simulation setting设置成功仿真
然新建vector waveform file
通view—utility windowsnode finder 输入输出脚添加进波形仿真图里 点击start simulation
61 时序控制器波形仿真：
图61输入信号
图62 输出波形
62显示控制器波形仿真：
图63输入信号
图64 输出波形
63彩灯控制器波形仿真：
图65 Chose_key0时
图66 Chose_key1时
七设计中问题解决方法
实验表明 设计方法够满足种花样彩灯变化求 该方法便扩展变化模式彩灯花样时实现彩灯两种频率闪烁果键时候灯四种花样序循环跑果某键松开C键然松开前灯跑花样键灯会C代表花样处开始跑然D花样然A花样次循环ABCD认会弹起键程序里果直着键松手会导致灯反复跑花样着B键松手会反复跑B花样允许时两键三键4键说时刻ABCD高电否会出错程序没防错机制
八心体会：
次设计课题彩灯控制器课题选择然老师审核题目时候常编写类似程序类程序编写设计较熟练题目关键计数器分频器分频方法种种功实现VHDL采种方式进行描述种方式间优劣次设计采中较简单种应量简洁语言写出需功程序
通次课程设计EDA技术更进步熟悉VHDL语言Ｃ语言等语言区VHDLEDA技术重组成部分具具体硬件电路关设计台关特性具良电路行描述系统描述力语言易读性层次化结构化设计方面表现强生命力应潜力优点设计者专心致力功实现需影响功工艺关素花费时间精力实际操作中发现设计课知识联系高课必须先课基础知识巩固实际中更加熟练应简单原理应功综合起困难课知识实际运基础务必认真学
九参考文献：
1谭会生张昌 EDA技术应 西安电子科技学出版社 20028
2张洪润张亚 FPGACPLD应设计200例 北京航空航天学出版社 20072
3王刚张潋 基FPGASOPC嵌入式系统设计典型实例 电子工业出版社 20091
4周润景基QuartusⅡFPGACPLD数字系统设计实例[M]西安：电子工业出版社20078
5潘松 黄继业 EDA技术实教程（第二版）[M]北京：科学出版社20069
6林明权 马维旻 VHDL数字控制系统设计范例[M]西安：电子
工业出版社20031
7褚振勇 FPGA设计应（第三版）[M]西安：电子科技学出版社20124
8张毅刚 彭喜元 彭宇单片机原理应（第二版）[M]北京：高等教育出版社200911
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学院 信息工程学院
班 级： 信息级班
姓 名：
学 号
完成时间： 2015年X月X日
评阅意见：
题目
基FPGA路彩灯控制器设计
引言
21世纪电子技术迅猛发展高薪技术日新月异传统设计方法正逐步退出历史舞台取代基EDA技术芯片设计技术正成电子系统设计流规模编程器件现场编程门阵列FPGA复杂编程逻辑器件CPLD应广泛两类编程专集成电路
年EDA技术高速发展现代电子产品着功样化体积化功耗低化方发展传统电子产品设计显著优势：第量规模编程逻辑器件提高产品性缩产品体积降低功耗第二广泛运现代化计算机技术提高电子设计动化程度缩短开发周期提高产品竞争力掌握方面应极重题目基FPGA技术完成实现
众周知彩灯流水灯装饰灯等日常生活商业极广泛应具高商业价值研究价值越越变化端求极高灯饰行业 相传统单片机说FPGA性价越越高功强轻松完成彩灯控制
着科技发展 现代生活中 彩灯作种景观应越越电子电路设计领域中电子设计动化(EDA)工具已成设计手段VHDL语言EDA关键技术采顶设计方法系统总体求出发设计务分解功模块功模块连接形成顶层模块完成系统硬件整体设计文介绍基EDA技路彩灯控制器设计分析MAX+PLUSII环境采VHDL语言实现述基VHDL语言FPGA芯片数字系统设计思想实现程电子设计动化技术EDA发展电子系统设计带革命性变化EDA软件设计工具硬件描述语言编程逻辑器件EDA技术应走普FPGA新型编程逻辑器件采FPGA进行产品开发灵活进行模块配置缩短产品开发周期利产品型化集成化方发展
二务求
1设计路彩灯控制器循环变化花型 清零选择花型
2彩灯控制器16路发光二极构成控制器开关开时够6种花型间进行循环变化
3求控制器具备复位清零功旦复位信号失效控制器花型变化处种状态会条件刻清零回初始化状态
三设计作目
根系统设计求知整系统三输入信号：控制彩灯节奏快慢基准时钟信号CLK_IN系统清零信号CLR彩灯节奏快慢选择开关CHOSE_KEY16输出信号LED[150]分控制十六路彩灯
整彩灯控制器CDKZQ分三部分：时序控制电路SXKZ显示控制电路XSKZ
题目原理图完成顶层文件较简单子模块较少题目建议顶层模块原理图会较直观较复杂子模块较题目文元件例化会更简洁清晰原理图完成顶层文件连线图示
彩灯控制器组成原理图
四设备软件
41 FPGA发展历程
FPGA（Field－Programmable Gate Array）现场编程门阵列PALGALCPLD等编程器件基础进步发展产物作专集成电路（ASIC）领域中种半定制电路出现解决定制电路足克服原编程器件门电路数限缺点
硬件描述语言（VerilogVHDL）完成电路设计简单综合布局快速烧录 FPGA 进行测试现代 IC设计验证技术流编辑元件实现基逻辑门电路（ANDORXORNOT）者更复杂组合功解码器数学方程式数FPGA里面编辑元件里包含记忆元件例触发器（Flip－flop）者更加完整记忆块
系统设计师根需通编辑连接FPGA部逻辑块连接起电路试验板放芯片里出厂成品FPGA逻辑块连接设计者改变FPGA完成需逻辑功
FPGA般说ASIC（专集成电路）速度慢法完成复杂设计功耗较低优点快速成品修改改正程序中错误更便宜造价厂商会提供便宜编辑力差FPGA芯片较差编辑力设计开发普通FPGA完成然设计转移类似ASIC芯片外种方法CPLD（Complex Programmable Logic Device复杂编程逻辑器件)
42 Quartus II
421简介
Quartus II Altera公司综合性PLDFPGA开发软件支持原理图VHDLVerilogHDLAHDL（Altera Hardware Description Language）等种设计输入形式嵌综合器仿真器完成设计输入硬件配置完整PLD设计流程
Quartus IIXPLinuxUnixTcl脚完成设计流程外提供完善户图形界面设计方式具运行速度快界面统功集中易学易等特点
Quartus II支持AlteraIP核包含LPMMegaFunction宏功模块库户充分利成熟模块简化设计复杂性加快设计速度第三方EDA工具良支持户设计流程阶段熟悉第三方EDA工具
外Quartus II 通DSP Builder工具MatlabSimulink相结合方便实现种DSP应系统支持Altera片编程系统（SOPC）开发集系统级设计嵌入式软件开发编程逻辑设计体种综合性开发台
Maxplus II 作Altera代PLD设计软件出色易性广泛应目前Altera已停止Maxplus II 更新支持Quartus II 相仅仅支持器件类型丰富图形界面改变AlteraQuartus II 中包含许诸SignalTap IIChip EditorRTL Viewer设计辅助工具集成SOPCHardCopy设计流程继承Maxplus II 友图形界面简便方法
Altera Quartus II 作种编程逻辑设计环境 强设计力直观易接口越越受数字系统设计者欢迎
422 功
Quartus II提供完全集成电路结构关开发包环境具数字逻辑设计全部特性包括：利原理图结构框图VerilogHDLAHDLVHDL完成电路描述保存设计实体文件
芯片（电路）面布局连线编辑
LogicLock增量设计方法户建立优化系统然添加原始系统性影响较影响续模块
功强逻辑综合工具
完备电路功仿真时序逻辑仿真工具
定时时序分析关键路径延时分析
SignalTap II逻辑分析工具进行嵌入式逻辑分析
支持软件源文件添加创建链接起生成编程文件
组合编译方式次完成整体设计流程
动定位编译错误
高效期间编程验证工具
读入标准EDIF网表文件VHDL网表文件Verilog网表文件
生成第三方EDA软件VHDL网表文件Verilog网表文件
五系统设计方案
51 系统总体设计
图51 系统总图
52 系统软件设计
521 时序控制器：SXKZ部分
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_unsignedall 库函数声明
entity sxkz is 实体声明
port(
chose_keyin std_logic 速度控制钮
clk_inin std_logic 输入时钟信号
clrin std_logic 复位信号
clkout std_logic 改变时钟信号
)
end entity
architecture art of sxkz is 结构体声明
signal cllkstd_logic
begin
process(clk_inclrchose_key)is 进程
variable tempstd_logic_vector(0 to 2) 定义变量
begin
if clr＇1＇ then cllk<＇0＇temp000 复位初始化
elsif rising_edge (clk_in) then
if chose_key＇1＇ then 键高速时
if temp011 then 输出时钟信号T输入信号8倍
temp000
cllk
end if
else
if temp111 then 键没低速时
temp000 输出时钟信号T输入信号
cllk
end if
end if
end if
end process
clk
生成元器件符号SYMBOL
图52 时序控制器
522显示控制器：XSKZ
library ieee
use ieeestd_logic_1164all
entity xskz is
port(
clkin std_logic
clrin std_logic
ledout std_logic_vector(0 to 15) 彩灯输出控制端口
)
end entity
architecture art of xskz is
type state is(s0s1s2s3s4s5s6) 定义组状态机
signal current_statestate
signal flowerstd_logic_vector(15 downto 0) 定义信号
begin
process(clrclk) is
constant f1std_logic_vector(0 to 15)0001000100010001
constant f2std_logic_vector(0 to 15)1010101010101010
constant f3std_logic_vector(0 to 15)0011001100110011
constant f4std_logic_vector(0 to 15)0100100100100100
constant f5std_logic_vector(0 to 15)1001010010100101
constant f6std_logic_vector(0 to 15)1101101101100110
定义组彩灯花式
begin
if clr＇1＇ then current_state
case current_state is 时钟信号升
when s0>
flower<0000000000000000 初始状态
current_state
flower
flower
flower
flower
flower
flower
end if
end process
led
flower
flower
flower
flower
end if
end process
led
生成元器件符号：SYMBOL
图53 显示控制器
523 彩灯控制器：CDKZ
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_unsignedall
entity cdkz2 is 实体
port(
clkinin std_logic 端口定义
clrin std_logic
chose_keyin std_logic
ledout std_logic_vector(0 to 15)
)
end entity
architecture art of cdkz2 is 结构体
component sxkz is 元件例化sxkz
port(
chose_keyin std_logic
clk_inin std_logic
clrin std_logic
clkout std_logic
)
end component sxkz
component xskz is 元件例化xskz
port(
clkin std_logic
clrin std_logic
ledout std_logic_vector(0 to 15)
)
end component xskz
signal s0std_logic 定义信号
begin
u1sxkz port map(chose_keyclkinclrs0)
u2xskz port map(s0clrled)
end architecture
彩灯控制器SYMBOL：
图54 彩灯控制器
图55 RTL
六仿真调试分析
start compilation先编译
generate functional simulation netlist然生成功仿真网络表
assignments–setting—simulation setting设置成功仿真
然新建vector waveform file
通view—utility windowsnode finder 输入输出脚添加进波形仿真图里 点击start simulation
61 时序控制器波形仿真：
图61输入信号
图62 输出波形
62显示控制器波形仿真：
图63输入信号
图64 输出波形
63彩灯控制器波形仿真：
图65 Chose_key0时
图66 Chose_key1时
七设计中问题解决方法
实验表明 设计方法够满足种花样彩灯变化求 该方法便扩展变化模式彩灯花样时实现彩灯两种频率闪烁果键时候灯四种花样序循环跑果某键松开C键然松开前灯跑花样键灯会C代表花样处开始跑然D花样然A花样次循环ABCD认会弹起键程序里果直着键松手会导致灯反复跑花样着B键松手会反复跑B花样允许时两键三键4键说时刻ABCD高电否会出错程序没防错机制
八心体会：
次设计课题彩灯控制器课题选择然老师审核题目时候常编写类似程序类程序编写设计较熟练题目关键计数器分频器分频方法种种功实现VHDL采种方式进行描述种方式间优劣次设计采中较简单种应量简洁语言写出需功程序
通次课程设计EDA技术更进步熟悉VHDL语言Ｃ语言等语言区VHDLEDA技术重组成部分具具体硬件电路关设计台关特性具良电路行描述系统描述力语言易读性层次化结构化设计方面表现强生命力应潜力优点设计者专心致力功实现需影响功工艺关素花费时间精力实际操作中发现设计课知识联系高课必须先课基础知识巩固实际中更加熟练应简单原理应功综合起困难课知识实际运基础务必认真学
九参考文献：
1谭会生张昌 EDA技术应 西安电子科技学出版社 20028
2张洪润张亚 FPGACPLD应设计200例 北京航空航天学出版社 20072
3王刚张潋 基FPGASOPC嵌入式系统设计典型实例 电子工业出版社 20091
4周润景基QuartusⅡFPGACPLD数字系统设计实例[M]西安：电子工业出版社20078
5潘松 黄继业 EDA技术实教程（第二版）[M]北京：科学出版社20069
6林明权 马维旻 VHDL数字控制系统设计范例[M]西安：电子
工业出版社20031
7褚振勇 FPGA设计应（第三版）[M]西安：电子科技学出版社20124
8张毅刚 彭喜元 彭宇单片机原理应（第二版）[M]北京：高等教育出版社200911
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