基于FPGA的电梯控制系统设计毕业设计论文





毕 业 设 计 [ 文]








题 目： 基FPGA电梯控制系统设计
学 院： 电气信息工程学院
专 业： 电 子 信 息 工 程
姓 名：
学 号：
指导老师：
完成时间： 2013年X月X日

摘
电梯作现代化产物早世纪已进入生活中着城市建设断发展高层建筑断增电梯作高层建筑中垂直运行交通工具已日常生活密分目前电梯控制系统三种控制方式：继电路控制系统FPGACPLD控制系统微机控制系统FPGACPLD控制系统运行性高维修方便抗干扰性强设计调试周期较短等优点倍受重视已成目前电梯控制系统中控制方式
文设计款基FPGA 四层电梯控制系统设计该控制系统键输入部分FPGA控制处理部分显示部分提醒部分等组成该控制系统FPGA 芯片EP2C5T114核心采VHDL 语言进行描述采限状态机设计方法完成通程序仿真调试硬件运行结果表明程序完成电梯运行键请求输入键指示灯显示楼层显示电梯运行方指示关门延时达提醒等电梯运行正确误该设计采模块化编程升级实现意层电梯系统具强适应性实性
关键词：VHDL 电梯控制器 FPGA Quartus II




















Abstract
As a modern elevator product early in the last century has entered people＇s lives With the continuous development of urban construction the growing number of highrise buildings the elevator as highrise buildings in a vertical run of transport has been inextricably linked with people＇s daily lives Currently there are three main elevator control system control Following the circuit control system FPGA CPLD control systems computer control system FPGA CPLD control system due to high reliability easy maintenance strong antijamming design and debug cycle is shorter etc much of the attention of people has become in the elevator control system using the most control
This paper presents an FPGAbased fourstory elevator control system design The control system has the key input section FPGA control processing section a display section reminding parts and other components The control system EP2C5T114 FPGA chip as the core using VHDL language to describe finite state machine design complete Simulation and hardware debugging through the program runs the results show that the procedure can be completed where the elevator buttons request input key indicator displays floor displays elevator directions closing delay setting arrived reminders elevators run correctly The design is modular programming upgrades can be any multielevator system has strong adaptability and practicality

Keywords VHDL Elevator controller FPGA Quartus II


目 录
摘 I
Abstract II
目 录 III
第1章 绪 1
11 课题研究背景意义 1
12 国外状况研究 1
121国电梯状况 1
122 国外电梯状况 2
13 章结 2
第2章 EDA介绍 3
21 EDA技术简介 3
22 FPGA简介 4
23 VHDL语言简介 5
24 FPGA开发环境 7
25 状态机简介 8
26 章结 9
第3章 方案分析证 10
31 设计务 10
32 设计思路 10
33 软件系统流程 12
34 状态原理图说明 15
35 章结 16
第4章 软件设计原理开发测试 17
41 软件编程Quartus II中实现流程 17
42 仿真操作结果分析 23
421仿真基操作 23
422仿真图分析 25
43章结 29
第5章 硬件设计原理开发调试 31
51 芯片介绍 31
52 硬件实现载 31
53 硬件电路原理图 33
531 键部分硬件电路设计 33
532 键指示灯部分硬件电路设计 33
533 楼层显示部分硬件电路设计 34
534升降指示灯硬件电路图设计 35
54 设计硬件电路板运行 35
541 硬件电路图功介绍 35
542 硬件电路开发调试 37
55 章结 40
结 41
参考文献 42
致 谢 43
附录A 设计RTL级视图 44
附录B 硬件电路原理图 45
附录C 部分程序 46

第1章 绪
11 课题研究背景意义
高层楼宇增加电梯越越普遍走进生活生活影响越越电梯更服务种电梯新技术断发展起着生活水断提高济快速发展生产生活需城市高层建筑雨春笋拔起相应作种垂直升降运输工具——电梯迅猛发展现电梯已完全融入生活工作学中越越离开安全性迅速准确性舒适性说非常重确保电梯正常运行安全般电梯专业维修理员必须电梯原理性特点控制运行做出全面认识掌握做电梯正确理维护根国关部门规定电梯作业属特种作业作业员必须专门培训理考试实践考核合格发特种作业操作证方岗操作时电梯操作员定期考核定期参加安全技术学扎扎实实做电梯维护保养工作安长久电梯
电梯控制系统相复杂逻辑控制系统．系统时百信号进行接收处理户电梯功求断提高．相应控制方式断发生变化着EDA技术快速发展．基FPGA微机化控制已广泛应电梯电路设计控制方面
12 国外状况研究
121国电梯状况 
着国城乡居民生活水断提高住宅般公建筑空调电梯成两电老虎测算冬夏两季建筑中空调耗般占整建筑耗50控制空调温度节空调降低建筑耗起着关重作时电梯耗容忽视解目前国星级酒店年方米耗电量150度中半电梯中国电梯行业协会认2005年国电梯中果80采节电梯全年节电122亿度果2015年全部采节电梯节电800亿度相三峡坝年发电量    
国电梯领域享盛誉率先倡导推进环保节电梯杭州西子奥斯电梯限公司国早敏锐察觉未电梯发展方力推进科技创新取项成高科技企业西子奥斯电梯相关负责表示目前国电梯行业节电梯生产力已达相规模尤品牌节电梯技术已达国际领先水然实际应中节电梯普率低根中国电梯行业协会公布数字目前中国电梯载量77万台左右中节电梯足5长远发展绿色节电梯实现持续发展需节约社会源保护周边环境需 
122 国外电梯状况 
世界电梯生产情况数量已成衡量国家工业现代化程度标志发达工业国家电梯相普遍 
世界名家电梯公司诸美国奥梯斯公司瑞士讯达公司日三菱日立公司芬兰科恩等电梯产量已占世界市场51中奥梯斯公司三菱公司世界电梯生产企业 
目前国外交流电梯取代直流电梯外低层楼房越越液压电梯外家型电梯成电梯家族中新组成部分 
电梯集机电体复杂系统仅涉机械传动电气控制土建等工程领域考虑性舒适感美学等问题现代电梯言应具高度安全性事实电梯采项安全保护措施设计电梯时候机械零部件电器元件采取安全系数保险系数然电梯制造安装调试售服务维修保养达高质量全面电子商务资料库保证电梯终高质量国外法规实行电梯制造安装维修体化实行制造企业认法规认证专业安装队维修单位承担安装调试定期维修检查试验电梯运行性安全性提供保证说坐电梯更安全美国家保险公司电梯安全性做认真调查科学计算结电梯走楼梯安全5倍资料统计美国交通工具数年约80亿次电梯数年540亿次
13 章结
通章介绍明确次设计背景意义国外研究状况等助设计中方案做出更选择

第2章 EDA介绍
EDA通信行业（电信）里解释企业数架构EDA出企业级数架构总体视图电信企业特征进行框架层级划分 EDA电子设计动化（Electronic Design Automation）缩写20世纪60年代中期计算机辅助设计（CAD）计算机辅助制造（CAM）计算机辅助测试（CAT）计算机辅助工程（CAE）概念发展
21 EDA技术简介
20世纪90年代国际电子计算机技术较先进国家直积极探索新电子电路设计方法设计方法工具等方面进行彻底变革取巨成功电子技术设计领域编程逻辑器件（CPLDFPGA）应已广泛普器件数字系统设计带极灵活性器件通软件编程硬件结构工作方式进行重构硬件设计软件设计样方便快捷切极改变传统数字系统设计方法设计程设计观念促进EDA技术迅速发展
EDA技术计算机工具设计者EDA软件台硬件描述语言HDL完成设计文件然计算机动完成逻辑编译化简分割综合优化布局布线仿真直特定目标芯片适配编译逻辑映射编程载等工作EDA技术出现极提高电路设计效率操作性减轻设计者劳动强
利EDA工具电子设计师概念算法协议等开始设计电子系统量工作通计算机完成电子产品电路设计性分析设计出IC版图PCB版图整程计算机动处理完成
现EDA概念范畴宽包括机械电子通信航空航天化工矿产生物医学军事等领域EDA应目前EDA技术已公司企事业单位科研教学部门广泛例飞机制造程中设计性测试特性分析直飞行模拟涉EDA技术
EDA技术特点 ：
(1)高层综合优化
更支持顶设计方法现代EDA工具够系统进行综合优化样缩短设计周期提高设计效率
(2)采硬件描述语言进行设计
采硬件描述语言进行电路系统描述前EDA技术特征传统原理图设计方法相HDL语言更适合描述规模数字系统够设计者较抽象层次设计系统结构逻辑功进行描述采HDL语言设计突出优点：语言公开性利性设计工艺关性宽
度范围描述力便组织规模系统设计便设计复交流保存修改等目前常硬件描述语言VHDLVerilog HDL已成IEEE标准
(3)开放性标准化
现代EDA工具普遍采标准化开放性框架结构EDA系统建立符合标准开放式框架结构接纳厂商EDA工具仪器进行设计工作样实现种EDA工具优化组合集成易理统环境实现资源享
22 FPGA简介
目前硬件描述语言（Verilog VHDL）完成电路设计简单综合布局快速烧录 FPGA 进行测试现代 IC 设计验证技术流编辑元件实现基逻辑门电路（ANDORXORNOT）者更复杂组合功解码器数学方程式数FPGA里面编辑元件里包含记忆元件例触发器（Flip－flop）者更加完整记忆块
系统设计根需通编辑连接吧FPGA部逻辑块连接起电路实验板放芯片里出厂成品FPGA逻辑块连接设计者改变FPGA完成需逻辑功
FPGA般说ASIC（专集成芯片）速度慢法完成复杂设计消耗更电优点快速成品修改改正程序中错误更便宜造价厂商会提供便宜编辑力差FPGA芯片较差编辑力设计开发普通FPGA完成然设计转移类似ASIC芯片外种方法CPLD（复杂编程逻辑器件备）
早18世纪80年代中期FPGA已PLD设备中扎根CPLDFPGA包括相数量编辑逻辑单元CPLD逻辑门密度千万逻辑单元间FPGA通常万百万
FPGA采逻辑单元阵列LCA（Logic Cell Array）样概念部包括配置逻辑模块CLB（Configurable Logic Block）输出输入模块IOB（Input Output Block）部连线（Interconnect）三部分
纳起 FPGA优点：
(1)采FPGA设计ASIC电路(特定途集成电路)户需投片生产合芯片
(2)FPGA做全定制半定制ASIC电路中试样片
(3)FPGA部丰富触发器I／O引脚
(4)FPGAASIC电路中设计周期短开发费低风险器件
(5)FPGA采高速CHMOS工艺功耗低CMOSTTL点评兼容
说FPGA芯片批量系统提高系统集成度性佳选择
FPGA存放片RAM中程序设置工作状态工作时需片RAM进行编程户根配置模式采编程方式加电时FPGA芯片EPROM中数读入片编程RAM中配置完成FPGA进入工作状态掉电FPGA恢复成白片部逻辑关系消失FPGA够反复FPGA编程须专FPGA编程器须通EPROMPROM编程器需修改FPGA功时需换片EPROM样片FPGA编程数产生电路功FPGA非常灵活
23 VHDL语言简介
VHDL英文全名VeryHighSpeed Integrated Circuit Hardware Description Language诞生 1982 年1987 年底VHDL IEEE 美国国防部确认标准硬件描述语言
VHDL描述数字系统结构行功接口含许具硬件特征语句外VHDL语言形式描述风格句法十分类似般计算机高级语言VHDL程序结构特点项工程设计称设计实体（元件电路模块系统）分成外部（称视部分端口)部（称视部分）涉实体部功算法完成部分设计实体定义外部界面旦部开发完成设计直接调实体种设计实体分成外部分概念VHDL系统设计基点
集成电路制造工艺发展程中微电子设计工艺已达深亚微米时代EDA设计中软硬件协作设计求现工具支持SOC设计尚难度迫切需提高设计力设计语言中VHLVerilog HDL目前通设计语言设计系统时够方便直观需进步完善
电子产品着技术进步更新换代日新月异掌握电子产品开发研制动力源—EDA技术国家工程技术员推卸责中国设计公司处发展初级阶段设计工具年前国外流工具
VHDL语言够成标准化硬件描述语言获广泛应 身必然具硬件描述语言具备优点纳起 VHDL 语言具优点：
(1)VHDL语言功强设计方式样
VHDL语言具强语言结构需采简单明确VHDL语言程序描述十分复杂硬件电路时具层次电路设计描述功外VHDL语言够时支持步电路异步电路机电路设计实现硬件描述语言拟VHDL语言设计方法灵活样支持顶设计方式 支持底设计方法 支持模块化设计方法支持层次化设计方法
(2)VHDL语言具强硬件描述力
VHDL语言具层次电路设计描述功描述系统级电路 描述门级电路描述方式采行描述寄存器传输描述者结构描述采三者混合描述方式时VHDL语言支持惯性延迟传输延迟样准确建立硬件电路模型VHDL 语言强描述力体现具丰富数类型VHDL语言支持标准定义数类型支持户定义数类型样便会硬件描述带较度
(3)VHDL语言具强移植力
VHDL语言强移植力体现硬件电路VHDL语言描述模拟器移植模拟器综合器移植综合器者工作台移植工作台执行
(4) VHDL语言设计描述器件关
采 VHDL语言描述硬件电路时 设计员需首先考虑选择进行设计器件样做处设计员集中精力进行电路设计优化 需考虑问题硬件电路设计描述完成 VHDL语言允许采种器件结构实现
(5)VHDL语言程序易享复
VHDL语言采基库(library)设计方法设计程中设计员建立种次利模块规模硬件电路设计门级电路开始步步进行设计模块累加模块预先设计者前设计中存档模块模块存放库中设计中进行复
VHDL语言种描述模拟综合优化布线标准硬件描述语言设计成果设计员间方便进行交流享减硬件电路设计工作量缩短开发周期
24 FPGA开发环境 
QuarterⅡAltera提供FPGACPLD开发集成环境Altera 世界编程逻辑器件供应商QuarterⅡ21世纪初推出Altera前代FPGACPLD集成开发环境Max+plusⅡ更新换代产品界面友便捷QuarterⅡ72中允许软件界面设置Max+plusⅡ风格支持RTL View通常讲够查VHDL应电路原理图功HDL进行逻辑设计员方面充分理解HDL硬件电路应关系方面更加方便查找设计中错误时支持综合布线优化功耗计算 
AlteraQuarterⅡ提供完整台设计环境满足种特定设计求单芯片编程系统(SOPC)设计综合性环境SOPC开发基设计工具Altera DSP开发包进行系统模块设计提供集成综合环境QuarterⅡ设计工具完全支持VHDLVerilog设计流程部嵌VHDLVerilog逻辑综合器QuartusⅡ利第三方综合工具时QuartusⅡ具备仿真功进行基FPGADSP系统开发数字通信模块开发 
QuarterⅡ包括模块化编译器编译器包括功块分析综合器(AnalysisSynthesis)适配器(Fitter)装配器(Assembler)时序分析器(Timing Analyzer)辅助设计模块EDA网表文件生成器编辑数接口等通选择Start单独运行模块通选择Compiler ToolCompiler Tool窗口中运行该模块启动编译器模块Compiler Tool窗口中开该模块设置文件报告文件开相关窗口
QuarterⅡ具种设计输入方法：原理图输入富豪编辑硬件描述语言波形设计输入面图编辑层次设计输入众涉输入方法帮助设计者轻松完成涉输入 
QuarterⅡ处理设计时软件编辑器读取设计文件信息产生器件编程仿真时序分析输出文件消息处理器动定位编译程中发现错误编译器优化设计文件 
QuarterⅡ提供设计校验功包括功仿真时序分析测试设计逻辑操作部时序 
QuarterⅡ编程器编译器生成编程文件Altera器件进行载编程进行编程校验检查功测试
25 状态机简介
关状态机极度确切描述图形组节点组相应转移函数组成状态机通响应系列事件运行事件属前 节点转移函数控制范围中函数范围节点子集函数返回（许）节点节点中少必须终态达终态 状态机停止包含组状态集（states）起始状态（start state）组输入符号集（alphabet）映射输入符号前状态状态转换函数（transition function）计算模型输入符号串模型进入起始状态改变新状态赖转换函数限状态机中会许变量例状态 机动作（actions）转换(Mealy机)状态（摩尔机）关联动作重起始状态基没输入符号转换者指定符号状态（非定 限状态机）转换指派接收状态（识者）状态等等传统应程序控制流程基序：遵循事先设定逻辑头尾执行少事件改变标准执行流程事件涉异常情况命令行实程序种传统应程序典型例子  
类应程序外部发生事件驱动——换言事件应程序外生成法应程序程序员控制具体需执行代码取决接收事件者 相事件抵达时间控制流程序事先设定赖外部事件事件驱动GUI应程序种应程序典型例子命令选择（户造成事件）驱动Web应程序提交表单户请求网页驱动划述类 GUI应程序接收事件定程度控制事件赖户显示窗口控件窗口控件程序员控制Web应 程序然旦户采取预料中操作（浏览器历史记录手工输入链接模拟次表单提交等等）容易乱设计应程序逻辑显然必须采取技术处理情况处理序事件提供意义响应——事件发生序预计限状态机正满足方面求设计  
限状态机种概念性机器采取某种操作响应外部事件具体采取操作仅取决接收事件取决事件相发生序 做点机器踪部状态会收事件进行更新事件响应行动仅取决事件身取决机器部状态外采取 行动会决定更新机器状态样逻辑建模成系列事件状态组合  
状态机纳4素现态条件动作次态样纳出状态机果关系考虑现态条件动作次态果详解：  
 ①现态：指前处状态   
 ②条件：称事件条件满足会触发动作者执行次状态迁移  
 ③动作：条件满足执行动作动作执行完毕迁移新状态旧保持原状态动作必需条件满足执行动作直接迁移新状态  
④次态：条件满足迁新状态次态相现态言次态旦激活转变成新现态
26 章结
章通EDA方面详细介绍确定设计容知识程序设计着指导意义熟知FPGA知识助芯片型号选择VHDL语言程序设计语言相设计血液电路运行输送指令QUARTERⅡ设计软件环境仿真部完成









第3章 方案分析证
系统基FPGA4层楼电梯控制系统该控制系统控制电梯完成4层楼载客服务遵循方优先原升（降）时响应升（降）信号直执行完顶层（底层）转入模式电梯具显示电梯楼层数电梯运行方响应楼层请求电梯开关门电梯复位等功
31 设计务
控制系统设计完成功：
（1）层电梯入口处设请求键（第层升请求键第四层降请求键）键请求指示灯电梯设客达楼层停站请求键
（2）电梯入口处设电梯位置指示装置电梯正运行模式(升降)指示装置
（3）电梯达停站请求楼层开门指示灯亮开门6秒电梯门关闭开门指示灯灭电梯继续运行响应请求直执行完请求信号停留前楼层   
（4）记忆电梯外请求电梯运行规序响应请求信号保留执行消相应请求指示灯灭   
（5）电梯运行规——电梯处升模式时响应电梯位置高楼请求信号逐执行响应直楼请求执行完毕果高层楼请求直接升楼请求高层然进入降模式电梯处降模式时升模式相反   
（6）电梯初始状态层开门状态
32 设计思路
系统设计完成部分：键请求输入部分FPGA控制处理部分电梯运行模式楼层显示部分蜂鸣器提醒部分等组成键请求部分输入请求响应FPGA控制器会做出相应响应时运行模式指示灯楼层显示等部分会做出相应响应
系统设计原理图图31示


FPGA

控

制

器

键请求
输入
运行模式显示
电梯楼层显示
开门指示灯
蜂鸣器达提醒
系统复位键

图31 系统设计总原理图
部分功介绍：
系统复位时电梯处楼层第层处状态机stopon1状态进入命状态
键部分电梯外面设层（f1upbutton）二层（f2upbutton）二层（f2dnbutton）三层（f3upbutton）三层（f3dnbutton）四层（f4dnbutton）等键电梯部设停层（stop1button）停二层（stop2button）停三层（stop3button）停四层（stop4button）延迟关门（delaybutton）提前关门（aheadbutton）等键键输入请求时相应指示灯会亮表示键输入效FPGA控制器会储存请求然根运行原做出相应响应响应会清相应请求时相应指示灯会熄灭键部分示意图图32示键连接指示灯键请求效应指示灯会发光直请求消

图32 键部分示意图
电梯运行模式三种：升降等电梯升时升指示灯亮降指示灯灭降时升指示灯灭降指示灯亮否指示灯灭进入等状态三状态相互转换升降模式指示灯示意图图33示

图33 升降模式指示灯示意图
电梯位置位数码显示出分显示1234着电梯运行做成相应变化
开门指示灯LED灯表示电梯处dooropen状态LED会动点亮表示处开门状态处doorclose 状态LED会动熄灭表示处关门状态
电梯升者降状态运行时达停站请求楼层时蜂鸣器会发出声响提醒客
33 软件系统流程
电梯处楼等状态时果部停楼请求时电梯门会开果外部高层升降请求者部停高层请求时电梯会开门直接转入升模式直高层根请求决定进入降模式升模式电梯处楼处升模式者降模式时请求时进入升模式
电梯处二楼处等状态时果楼升者停站请求时电梯直接进入降模式果高层升降停站请求时电梯直接进入升模式果层停站请求时电梯进入开门状态果站升降请求时电梯先进入开门状态进入升降模式电梯处第二层处升模式时果层升请求者高层请求时电梯继续进入升模式果层降请求者低层请求时直接转入降模式果请求进入等模式指示灯灭电梯处第二层处降模式时果层升请求者高层请求时电梯直接转入升模式果层降请求者低层请求时继续进入降模式果请求进入等模式指示灯灭
电梯处第三层时情况等第二层
电梯处第四层处等状态时果低层请求者层降请求时电梯进入降模式否继续进入等模式果电梯处第四层处升者降状态时请求会进入降模式
种情况表31示
表31 电梯运行状态转换情况
进入状态 楼层
升模式
降模式
等模式
层
√
×
√
二层
√
√
√
三层
√
√
√
四层
×
√
√
注：×表示该楼层会进入状态

电梯运行规确立需整控制程序设计做流程规范根VHDL语言规程序必须基实体结构体构成实体控制器端口进行定义结构体端口行进行描述程序运行需流程：VHDL库调：确立控制器端口相关寄存器根电梯运行规设计相关运行描述电梯信号进行处理
系统设计流程图图34示















复 位



楼
等状态



升信号
否





等状态
二楼



否
升信号





等状态
三楼



否
升信号






等状态
四楼




否
降信号






三楼



否

降信号






二楼


否


降信号





楼



图34 系统设计流程图
34 状态原理图说明
系统设计采VHDL语言进程中嵌套状态机运简化系统设计难度状态机中9状态：stopon1（系统准备状态）dooropen（开门状态）doorclose（关门状态）doorwait1（等状态1）doorwait2（等状态2）doorwait3（等状态3）up（升状态）down（降状态）stop（停止状态）等状态协调运行设计准确序工作
状态机转移图图35示
请求
升请求
升状态

关门状态
请求
系统复位
准备状态
等状
态1
等状
态2

开门状态
停止状态
层请求

提前关门请求
延迟请求

降状态



等状
态3

降请求


请求










图35 状态机转移图
状态机文字流程
⑴系统复位时电梯处系统准备状态状态系统设计电梯处第层开门动作然进入等状态1
⑵等状态1时电梯动进入等状态2
⑶等状态2 时果延迟关门键电梯停等状态2果提前关门键电梯立进入关门状态否电梯进入等状态3
⑷等状态3时电梯动进入关门状态
⑸关门状态时果请求电梯直处状态果高楼层请求电梯进入升状态果低楼层请求电梯进入降状态果层请求进入开门状态
⑹升 状态时果请求进入关门状态 状态电梯门直关着否电梯升进入停止状态
⑺ 降 状态时果请求进入关门状态 状态电梯门直关着否电梯降进入停止状态
⑻ 停止状态 状态时电梯控制器会发出提醒声音然进入开门 状态
⑼ 开门 状态时电梯会进入等状态1客进入者走出电梯留出时间
状态机转移图说明系统运行前状态状态关系考虑前状态状态触发素较复杂
35 章结
章里明确设计务提出设计思路画出系统设计流程图状态机转移图样编程指导作编程思路程序中重部分分析利完成软件编程






第4章 软件设计原理开发测试
控制系统设计显示采VHDL语言编程Quartus II软件中通编译时序仿真调试等终完成软件实现初期运行复杂性程序编写运行规时常出错误次修改尝试选择状态机方法process(进程)相互作程序正确运行
41 软件编程Quartus II中实现流程
Quartus II 基流程：
⑴双击桌面Quartus II软件快捷方式开Quartus II软件(图41)

图 41 Quartus II开发界面
⑵工具栏File菜单点击NEW出现NEW画框选择VHDL File 选项建立VHDL文点击OK进入程序编写界面(图42)

图 42 VHDL语言输入文件选择
⑶ 程序编写完成点击保存进行文件保存(图43)

图 43 保存文件
⑷点击保存会出现保存话框填写文件名时应注意文件名必须实体名致例设计实体名dianti保存文件名应该diantivhd点击保存选项(图44)


图 44 填写文件名
⑸点击保存会出现询问否建立工程话框设计时应该建立工程选择(图45)

图 45 工程建立
⑹时询问否需填写工程路径工程名称文件名称填点击Next选项(图46)

图 46 文件加入工程
⑺点击Next会出现图示界面时应该选择FPGA芯片系列封装脚数速度级等设计EP2C5T114C8芯片芯片系列选择Cyclone Ⅱ系列封装TQFP脚数114速度级8(图47)

图 47 FPGA芯片选择
⑻工程建选择编译键进行编译(图48)

图 48 工程编译
⑼编译完成会出现编译成功提示话框时显示出脚数寄存器情况等(图49)

图 49 编译完成
⑽diantivhd界面选择File菜单CreateUpdateCreate Symbol Files for Current File选项(图410)

图 410 生成原理图

⑾样编译成功会出现软件生成电梯电路图(图411)
图 411 原理图
电路图端口解释：
Clk：时钟信号输入50MHz
reset：系统复位信号低电效
F1upbutton：楼升请求键低电效
F2upbutton：二楼升请求键低电效
F2dnbutton：二楼降请求键低电效
F3upbutton：三楼升请求键低电效
F3dnbutton：三楼降请求键低电效
F4dnbutton：四楼降请求键低电效
Stop1button：楼停站请求键低电效
Stop2button：二楼停站请求键低电效
Stop3button：三楼停站请求键低电效
Stop4button：四楼停站请求键低电效
Delaybutton0：延迟关门键低电效
Aheadbutton：提前关门键低电效
Using：升指示灯输出灯亮表示正升
Dsing：降指示灯输出灯亮表示正降
Fulight[31]：三楼楼升键指示灯键效时灯直亮直键请求执行
Fdlight[42]：四楼二楼降键指示灯键效时灯直亮直键请求执行
Stlight[41]：四楼楼停站键指示灯键效时灯直亮直键请求执行
Aheadlight：提前关门键指示灯键效时灯会直亮直键请求执行
Delaylight：延迟关门键指示灯键效时灯会直亮直键请求执行
Beer：开门提醒输出开门时蜂鸣器会发出响声提醒客注意
Doorlight：开门指示灯灯亮表示正开门
Dout1[60]：楼层显示数码输出分显示1234
42 仿真操作结果分析
通Quartus II软件程序做出仿真通仿真图数分析验证程序否达求
421仿真基操作
⑴工程界面开File菜单New选项New话框中选择Vector Waveform File选项(图412)

图 412 建立仿真文件
⑵然双击Master Time Bar界面中Name框空白处会出现Insert Node or Bus话框然点击Node Finder选项会弹出Node Finder话框(图413)

图413 准备加入脚
⑶Node Finder话框中先点击List左边方框会出现端口名称选择需仿真端口点击>>选项点击OK选项(图414)

图414 脚加入文件
⑷接着点击OK(图415)

图415 脚加入完成
⑸样信号加入仿真文件中然设置仿真参数点击保存点击仿真键开始仿真(图416)

图416 准备仿真
422仿真图分析
仿真图分析知道结果否正确否需修改等特殊状态仿真图做出分析

图417 复位键仿真
图417出复位键效时电梯外什请求会进入FPGA控制器部寄存器中请求键效电梯指示灯会亮复位键效时键请求效

图418 升情况仿真
图418显示升情况仿真出电梯响应请求楼层会开门蜂鸣器会提醒开门电梯处升状态

图419 降情况仿真
图419显示降情况仿真出情况正升情况相反电梯先1楼升降请求高层然次响应请求请求楼层会开门蜂鸣器会提醒开门电梯先处升状态转降状态

图420 请求情况仿真
图420升状态完成升请求请求情况变化升状态uing 高电电梯二楼载入客达四楼停止走出时整电梯请求电梯降停四楼进入等状态时指示灯会亮

图421 电梯部请求仿真
图421客进入电梯达楼层请求输入电梯等状态时层部突然达请求时仿真图知客二楼楼请求进入没达停站请求电梯会转入等状态会部客停层请求然电梯开门客走出指示灯亮

图422 升程中降请求情况仿真
图422升情况降请求时电梯先响应升请求响应完电梯立升状态转入降状态开始响应降请求升状态然降楼层电梯位置高电梯运行该层时响应果没停站请求者升请求情况电梯该层停止

图423 楼层升降仿真
图423显示楼层时升请求降请求时根电梯状态做出响应电梯开始楼达二楼时升状态先响应升请求升请求响应没停站请求电梯转入降状态开始响应降请求

图424 键指示灯仿真
图424键请求时应指示灯会亮直该请求响应完应指示灯会熄灭
43章结
章先介绍Quartus II开发环境通Quartus II开发环境仿真仿真电路图分析判断程序否达求效果
重状态分析程序完全正确达求结果


























第5章 硬件设计原理开发调试
软件设计完成程序载FPGA硬件电路中硬件电路验证软件设计正确性通硬件电路调试系统终利正确运行
51 芯片介绍
CycloneII系列EP2C5T114C8型号FPGA编程逻辑芯片芯片属FPGA芯片现场编程门阵列芯片114输出脚4608逻辑单元2PLL作专集成电路（ASIC）领域中种半定制电路出现解决定制电路足克服原编程器件门电路数限缺点
52 硬件实现载
硬件实现时程序通软件Quartus II载FPGA芯片中然加外围硬件电路修改调试完成载时三步骤必须做正确误
⑴Device中进行选择(图51)

图51 芯片选择
⑵ 正确选择需引脚(图52)

图52 引脚分配
⑶载线程序载硬件环境中程序没确定时先JTAG方式载程序完全正确AS载方式载引脚锁定进行全程编译选择开始载(图53)


















图45 载界面


图53 程序载
程序成功载进配合硬件外围电路进行FPGA控制电梯系统硬件仿真通硬件仿真更直观观察电梯运行否正确
53 硬件电路原理图
531 键部分硬件电路设计
FPGA 键外围电路设计成图54示


图54 键原理图
电路图键实现电路图轻触键IO直接相接IO口拉低低电键弹起时33v电源接拉电阻IO口致高电
532 键指示灯部分硬件电路设计
键指示灯外围电路设计成图55示

图55 LED原理图
图出33v电源接180限流电阻发光二级串联直接IO口相连IO口低电时发光二级导通发光二极高电时发光二极截止
533 楼层显示部分硬件电路设计
楼层位数码显示分显示1234楼层显示部分硬件电路图图56方式设计

图56 楼层显示原理图
部分采7段阴数码公端通NPN三极放电路流数码电流变会亮三极直处导通放状态180Ω电阻起限流作三极基极电阻起分压作数码abcdefg段选通电阻直接FPGAIO口相连
534升降指示灯硬件电路图设计
升降指示灯硬件电路图设计图57

图57 升降指示灯原理图
升降电路采6发光二级组成↑↓符号6发光二极联采NPN三极放电路中电流集电极电流达正常驱动6发光二级时基极电阻起调节集电极电流作保证发光二级烧坏三极基极通电阻FPGAIO口相连IO口电低时指示灯亮反发亮
54 设计硬件电路板运行
样软件设计理分析终应硬件设备运行真正体现出价值真正说服力设计系统软件设计完成理分析完全正确情况载硬件电路中观察运行否正确

541 硬件电路图功介绍
系统设计开发硬件电路三部分组成：键键指示灯电路部分FPGA控制部分显示部分等三部分组成电梯运行程先键部分输入请求然FPGA控制部分处理数显示部分显示运行结果
















图58 键指示灯部分实物图
键部分含楼层需升降请求键键指示灯键请求记忆应指示灯会亮起请求响应FPGA部记忆会动消应键指示灯会动熄灭












图59 FPGA控制部分实物图
FPGA 控制部分芯片EP2C5T114该芯片速度级5114输出脚时钟频率50MHz该系统部分引脚已引出作输入者输出脚非常方便外该系统支持JTAG载AS载两种方式设计没调试完成前JTAG载方式载便修改调试完成AS载方式载便存储













图510 显示部分实物图
图510出该部分升指示灯降指示灯开门指示灯楼层位置指示蜂鸣器提醒电源指示灯等部分组成升者降时相应升者降指示灯会亮开门时开门指示灯会亮时蜂鸣器会发出提醒声音关门关门指示灯会熄灭电梯处楼层时数码会显示数字
设计硬件电路系统直观电梯运行程结果方便调试具说服力
542 硬件电路开发调试
通FPGA载器程序载FPGA部硬件电路板中进行运行调试验证否达预期效果果表明系统设计完成否查找原进行改正


图511 升程中降请求
图511显示电梯升运行状态中降请求情况楼开始次响应升请求二楼时仅升请求降请求刻电梯处升程响应二楼升请求降请求保留直升请求响应完响应二楼降请求理降请求样
图512演示延迟关门键电梯影响电梯开门状态需等更长时间直着延迟开关键电梯直停开门状态直键松开2秒时间电梯会进入关门状态理分析致

























图512 延时键延时作
图513演示电梯二楼进入等状态时三楼时升降请求时情况电梯原二楼三楼楼层低响应请求时先升三楼达三楼时电梯处升状态时应先响应三楼升请求响应降请求反果电梯四楼时响应三楼请求时应先降三楼时电梯处降状态会先响应三楼降请求响应三楼升请求理楼梯楼层时样图513示


























图513 楼层时升降请求情况
55 章结
章介绍设计系统实现部分硬件电路设计原理图硬件实现电路介绍程序硬件电路中运行结果验证调试验证电梯系统运行正常寄存请求信号请求指示灯正常运行规理致




结
通次软件仿真硬件测试出系统完成设计求运行正确
设计状态较复杂状态中嵌套状态状态图绘制较困难设计状态图考虑条件状态转移情况
外部请求键较电梯升程中响应高前楼层请求反降程中响应低前楼层请求果升程中出现降请求升请求完成响应降请求反然系统设计考虑实际应中记忆存贮问题
者电梯外提出请求致时例客楼电梯外楼钮种情况系统认定者进入电梯提出请求终请求
设计然完成电梯运行部分完美设计许外围电路应设计中完成设计继续完善容：超载报警障报警语音提醒视屏监控系统等


















参考文献
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致 谢
次毕业设计够利完成位老师设计程中帮助结果里位老师表示真诚感谢
着毕业设计完成四年学生活接尾声四年难忘岁月中留许美回忆尤毕业设计更令记忆深刻首先感谢学校感谢四年中教许做做事道理懵懂高中生变成社会接纳知识青年次特感谢指导老师撰写毕业文程中私帮助指导初选题中期答辩定稿老师次询问设计进程中遇难题时指点迷津次感谢教老师教会知识领次设计中运然感谢寝室兄弟学完成文程中予帮助鼓励陪度四年美生活感谢家支持网友帮助
现挥学生活万千感慨心头校园学恋恋舍更美未憧憬次感谢老师学学期间朋友学生活增光添色变五彩斑驳尤难忘真诚说声：谢谢











附录A 设计RTL级视图

附录B 硬件电路原理图


附录C 部分程序
library ieee 库说明
use ieeestd_logic_1164all 程序包说明
use ieeestd_logic_unsignedall
use ieeestd_logic_arithall

entity dianti is 实体
port(
clk in std_logic
resetin std_logic 异步复位端口
f1upbuttonin std_logic 层升请求端口
f2upbuttonin std_logic 二层升请求端口
f2dnbuttonin std_logic 二层降请求端口
f3upbuttonin std_logic 三层升请求端口
f3dnbuttonin std_logic 三层降请求端口
f4dnbuttonin std_logic 四层降请求端口
stop1buttonin std_logic 层停站请求端口
stop2buttonin std_logic 二层停站请求端口
stop3buttonin std_logic 三层停站请求端口
stop4buttonin std_logic
delaybuttonin std_logic 延时关门
aheadbuttonin std_logic 提前关门
usigdsigbuffer std_logic 升降指示灯输出
fulightout std_logic_vector(3 downto 1)
fdlightout std_logic_vector(4 downto 2)
stlightout std_logic_vector(4 downto 1)
aheadlightout std_logic
delaylight out std_logic
beerout std_logic
doorlightout std_logic
dout1out std_logic_vector(6 downto 0))
end

architecture one of dianti is 结构体
type lift_state is 定义十状态
(stopon1dooropendoorclosedoorwait1doorwait2doorwait3
updownstop)
signal buttonclkstd_logic 4096hz
signal liftclk std_logic
signal beerclk std_logic 2hz
signal myliftlift_state
signal clearupstd_logic 升停站请求清信号
signal cleardnstd_logic
signal clearststd_logic
signal fupl std_logic_vector(3 downto 1)
signal fdnl std_logic_vector(4 downto 2)
signal stpl std_logic_vector(4 downto 1)
signal position integer range 1 to 4 电梯位置信号
begin
fenpinprocess(resetclk) 分频程序
variable cnt1 integer range 0 to 499999990
variable cnt2integer range 0 to 6103 0
begin
if reset＇0＇ then 系统复位
cnt1 0
cnt2 0
buttonclk<＇0＇
liftclk<＇0＇
else
if clk＇event and clk＇1＇ then
if cnt149999999 then
liftclk< not liftclk
cnt1 0
else cnt1 cnt1 + 1
end if
if cnt2 6103 then
buttonclk< not buttonclk
cnt2 0
else cnt2 cnt2 + 1
end if
end if
end if
end process fenpin


ctrliftprocess(resetliftclk) 状态机进程
variable cntinteger range 0 to 1 0
begin
if reset＇0＇ then 异步复位电梯初始状态层开门状态
mylift clearup<＇0＇
cleardn<＇0＇
usig<＇0＇
dsig<＇0＇
delaylight< ＇1＇
aheadlight < ＇1＇
beer<＇0＇
else
if liftclk＇event and liftclk＇1＇ then
case mylift is
when stopon1>
doorlight<＇1＇ 开关门
position<1 位置
mylift when doorwait1>
beer < ＇0＇
mylift when doorwait2>
clearup<＇0＇
cleardn<＇0＇
if(delaybutton ＇0＇) then
delaylight< ＇0＇
mylift elsif(aheadbutton ＇0＇) then
aheadlight < ＇0＇
mylift else
delaylight< ＇1＇
aheadlight < ＇1＇
mylift end if
when doorwait3>
mylift when doorclose>
aheadlight < ＇1＇ 关门判定电梯运行方式
doorlight<＇0＇
if position4 then
if usig ＇1＇ and dsig＇0＇ then
if fupl000 and fdnl000 and stpl000 then 没请求信号时电梯停前层
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(4)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif stpl(4)＇1＇ then 层请求信号电梯开门
usig<＇1＇
dsig<＇0＇
mylift else 否降
usig<＇0＇
dsig<＇1＇
mylift end if
elsif usig ＇0＇ and dsig ＇1＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(4)＇1＇ or stpl(4)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift else
usig<＇0＇
dsig<＇1＇
mylift end if
elsif usig ＇0＇ and dsig ＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif stpl(4)＇1＇ then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(4)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift else
usig<＇0＇
dsig<＇1＇
mylift end if
end if
elsif position3 then
if usig ＇1＇ and dsig＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fupl(3)＇1＇ or stpl(3)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift elsif fupl000 and stpl0000 and fdnl010 then
usig<＇0＇
dsig<＇1＇
mylift elsif stpl(4)＇1＇ or fdnl(4)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇0＇
dsig<＇1＇
mylift end if
elsif usig ＇0＇ and dsig ＇1＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(3)＇1＇ or stpl(3)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif fdnl000 and stpl0000 and fupl100 then
usig<＇1＇
dsig<＇0＇
mylift elsif fupl(1)＇1＇ or stpl(1)＇1＇ or fdnl(2)＇1＇
or fupl(2)＇1＇ or stpl(2)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
elsif usig ＇0＇ and dsig ＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(3)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif fupl(3)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift elsif stpl(3)＇1＇then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(4)＇1＇ or stpl(4)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇0＇
dsig<＇1＇
mylift end if
end if
elsif position2 then
if usig ＇1＇ and dsig＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fupl(2)＇1＇ or stpl(2)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift elsif fupl000 and stpl0000 and fdnl001 then 二层降请求时电梯开门
usig<＇0＇
dsig<＇1＇
mylift elsif stpl(4)＇1＇ or fdnl(4)＇1＇ or fupl(3) ＇1＇ or
stpl(3)＇1＇ or fdnl(3)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇0＇
dsig<＇1＇
mylift end if
elsif usig ＇0＇ and dsig ＇1＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl(2)＇1＇ or stpl(2)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif fdnl000 and stpl0000 and fupl010 then
usig<＇1＇
dsig<＇0＇
mylift elsif fupl(1)＇1＇ or stpl(1)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
elsif usig ＇0＇ and dsig ＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif fupl(1)＇1＇or stpl(1)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif fdnl(2)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif stpl(2)＇1＇ then
usig<＇0＇
dsig<＇0＇
mylift elsif fdnl000 and stpl0000 and fupl010 then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
end if
elsif position1 then
if usig ＇1＇ and dsig＇0＇ then
if fupl000 and fdnl000 and stpl0000 then
usig<＇0＇
dsig<＇0＇
mylift elsif stpl(1)＇1＇ or fupl(1)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
elsif usig ＇0＇ and dsig ＇1＇ then
if fupl000 and fdnl000 and stpl000 then
usig<＇0＇
dsig<＇0＇
mylift elsif stpl(1)＇1＇ then
usig<＇0＇
dsig<＇1＇
mylift elsif fupl(1)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
elsif usig ＇0＇ and dsig ＇0＇ then
if fupl000 and fdnl000 and stpl000 then
usig<＇0＇
dsig<＇0＇
mylift elsif stpl(1)＇1＇ then
usig<＇0＇
dsig<＇0＇
mylift elsif fupl(1)＇1＇ then
usig<＇1＇
dsig<＇0＇
mylift else
usig<＇1＇
dsig<＇0＇
mylift end if
end if
end if
end process ctrlift

end architecture one


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