基于FPGA的数字跑表




基FPGA数字跑表





学院：物电学院
姓名：
学号：
班级：班
日期：2011年X月X日









目录

实例容 3
二实验目标： 4
1初步掌握Verilog HDL语言设计方法 4
2完成数字跑表设计 4
三实验原理： 4
四程序代码分析 5
五实验步骤 9
51新建文件夹 9
52创建工程 10
53 编译运行程序 13
54导入波形 14
55显示波形 17
56波形运行结果 18
57引脚分配 20
58引脚分配完成图 21
六设计心 22
七参考文献 22






实验容
通Verilog HDL语言编写具百分秒秒分计时功数字跑表实现时精确百分秒计时器
数字跑表显示通编写数码显示程序实现
实现计数进位设计通always模块设计实现特定途模块数字跑表
二实验目标：
1初步掌握Verilog HDL语言设计方法
2完成数字跑表设计
三实验原理：
字跑表首先低位百分秒计数器开始系统时钟进行计数计数100秒计数器仅秒计数器百分秒计数器进位位时钟进行计数计数60分计数器进位分计数器秒计数器进位位时钟进行计数
数字跑表巧妙运进位位作时钟 减少计数位数果统系统时钟作计数时钟秒计数器6000进制计数器额分计数器3600000进制计数器极浪费FPGA逻辑资源进位位作计数时钟需100进制计数器两60进制计数器
实际设计中计数器更加简单计数器高低位两计时器实现100进制计数器分高位10进制计数器位10进制计数器60进制计数器分高6进制计数器低位10进制计数器样整数字跑表6计数器实现
时10进制计数器重复5次独立模块实现十进制计数器样通模块复节省整模块资源
数字跑表提供清零CLR暂停位PAUSE百分秒时钟信号通系统时钟分频提供分频1100s实现真实时间计数详细时钟分频设计渎职参考相关资料实现
代码中端口信号定义
CLK时钟信号
CLR异步复位信号
PAUSE暂停信号
MSHMSL百分秒高位低位
SHSL秒信号高位低位
MHML分钟信号高位低位

图实例数字跑表模块图

四程序代码分析
module paobiao(CLKCLRPAUSEMSHMSLSHSLMHML)
端口说明
input CLKCLR
input PAUSE
output [30] MSHMSLSHSLMHML
部信号说明
reg [30] MSHMSLSHSLMHML
reg cn1cn2 cn1百分秒秒进位cn2秒分进位
百分秒技术模块计满100cn1产生进位
always @(posedge CLK or posedge CLR) begin
if(CLR) begin 异步进位
{MSHMSL}<8＇h00
cn1<0
end
else if(PAUSE) begin PAUSE0时正常计数1时暂停计数
if(MSL9) begin
MSL<0 低位计数10时低位零
if(MSH9) begin
MSH<0 低高位计数10时高位零
cn1<1 低高位计数10时触发进位位
end
else 低位计数10高位技术止10时高位计数
MSH end
else begin
MSL cn1<0 低位计数未10时触发进位位
end
end
end
秒计数模块计满60cn2产生进位
always @(posedge CLK or posedge CLR) begin
if(CLR) begin 异步复位
{SHSL}<8＇h00
cn2<0
end
else if(SL9) begin
SL<0 低位计数10时低位零
if(SH5) begin
SH<0 低位计数10时高位计数6位高位零

cn2<1 低位计数10时高位计数6位触发进位位
end
else
SH end
else begin
SL cn2<0 低位计数10时触发进位位
end
end
分钟计数模块计满60系统动清零
always @(posedge cn2 or posedge CLR) begin
if(CLR) begin 异步复位
{MHML}<8＇h00
end
else if(ML9) begin
ML<0 低位计数10时低位零
if(MH5)
MH<0 低位计数10高位计数6时高位零
else
MH end
else
ML end
endmodule
五实验步骤
51新建文件夹
1面产生工程原程序保存文件夹中


52创建工程
2开Quartus II软件file菜单里选择new新建工程


选择合适语言


3保存
指定工程存放目录工程名顶层实体名工程名顶层实体名求相工程目录意设置必须英文目录单击Next钮


4程序输入

53 编译运行程序
1单击processing—>start comilation运行程序



2没错进行步
创建波形文件单击File—>other files—>vector waveform file


54导入波形
1右击—>node finder—>list元器件添加进








55显示波形
1波型图


2更改类型


56波形运行结果
1示



2保存


3运行波形图

57引脚分配
（1）单击assignments—>timing analysis setting进行引脚分配

（2）直接导入引脚分配单击assignments—>import assignments


58引脚分配完成图
完成引脚分配

六设计心
次试验设计四阶段程序设计第阶段解数字电子跑表工作方式原理确定设计方方法确定设计程中发需软件工具第二阶段熟悉Quartus软件编写Verilog HDL语言方法阶段侧重Verilog HDL语言基掌握阶段中Verilog HDL语言太熟悉显相笨拙进展会相缓慢第三阶段进行硬件设计程中软硬件结合出现问题做量工作较理想效果总体笨设计已达预期效果软件做相关功仿真时序仿真实现硬件测试然离工程运行较远作实验研究课题达求
次课程设计程中受益匪浅仅三学进行回顾积累宝贵验培养额动手力运学知识解决实际问题力通次实验知道理实际距离知道理实际想结合重性中书没知识会更加努力理知识实际应结合起提高力
七参考文献
1黄焱 FPGA应开发入门典实例民邮电出版社出版2008年7月
2侯建军 郭勇SOPC技术基础教程 清华学出版社 北京交通学出版社 2008年5月
3黄智伟 FPGA系统设计实践 电子工业出版社 2005年9月
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