杭州电子科技学计算机学院
实验报告
实验项目：
课程名称：计算机组成原理系统结构课程设计
姓名： 学号： 组姓名： 学号：
实验位置（机号）：
实验日期： 指导教师：
实验容（算法程序步骤方法）
实验目
（1）学功ALU工作原理掌握运算器设计方法
（2）掌握运Verilog HDL进行数流描述建模技巧方法掌握运算器设计方法
二实验仪器
ISE工具软件
三步骤方法
（1）启动Xilinx ISE软件选择File>New Project输入工程名shiyan2默认选择点击Next钮确认工程信息点击Finish钮创建完整工程
（2）工程理区意位置右击选择New Source命令弹出New Source Wizard话框选择Verilog Module输入Verilog文件名shiyan3点击Next钮进入步点击Finish完成创建
（3）编辑程序源代码然编译综合选择SynthesizeXST项中Check Syntax右击选择Run命令查RTL视图果编译出错需修改程序代码直正确
（4）工程理区View类型设置成Simulation意位置右击选择New Source命令选择Verilog Test Fixture选项输入实验名shiyan3_test点击Next点击Finish完成编写激励代码观察仿真波形果验证逻辑误修改代码重新编译仿真直正确
（5）实验三未链接实验板面链接实验板步骤处没
操作程结果
操作程
实验程描述：
module shiyan3(ALU_OPAB_SWOFZFF)
reg [310]AB
input [20]ALU_OP
input [20]AB_SW
wire OF
reg ZF
reg [310]F
output OF
output ZF
output F
reg C32
always@(*)
begin
case(AB_SW)
3＇b000 begin A32＇h0000_0000 B32＇h0000_0000 end
3＇b001 begin A32＇h0000_0003 B32＇h0000_0607 end
3＇b010 begin A32＇h8000_0000 B32＇h8000_0000 end
3＇b011 begin A32＇h7FFF_FFFF B32＇h7FFF_FFFF end
3＇b100 begin A32＇hFFFF_FFFF B32＇hFFFF_FFFF end
3＇b101 begin A32＇h8000_0000 B32＇hFFFF_FFFF end
3＇b110 begin A32＇hFFFF_FFFF B32＇h8000_0000 end
3＇b111 begin A32＇h1234_5678 B32＇h3333_2222 end
default begin A32＇h9ABC_DEF0 B32＇h1111_2222 end
endcase
end
always@(*)
begin
case(ALU_OP)
3＇b000 F 3＇b001 F 3＇b010 F 3＇b011 F 3＇b100 {C32F} 3＇b101 {C32F} 3＇b110 begin if(A 3＇b111 begin F default F<32＇h0000_0000
endcase
end
always@(*)
begin
if(F32＇h0000_0000)
ZF<1
else
ZF<0
end
assign OFC32^F[31]^A[31]^B[31]
endmodule
仿真代码
module shiyan3_test
Inputs
reg [20] ALU_OP
reg [20] AB_SW
Outputs
wire OF
wire ZF
wire [310] F
Instantiate the Unit Under Test (UUT)
shiyan3 uut (
ALU_OP(ALU_OP)
AB_SW(AB_SW)
OF(OF)
ZF(ZF)
F(F)
)
initial begin
Initialize Inputs
ALU_OP 0
AB_SW 0
Wait 100 ns for global reset to finish
#100
Add stimulus here
#100
ALU_OP 001
AB_SW 001
#100
ALU_OP 010
AB_SW 010
#100
ALU_OP 011
AB_SW 011
#100
ALU_OP 100
AB_SW 100
#100
ALU_OP 101
AB_SW 101
#100
ALU_OP 110
AB_SW 110
#100
ALU_OP 111
AB_SW 111
end
endmodule
RTL图
二结果
思考题：
(2)分析该ALU实现MIPS核心指令集指令需：带进位加法运算带进位减法运算位清指令负数较位测试指令较指令相等测试指令等
(3)通实验法出：slt操作中A问题应该设置变量SIGctr信号控制ALU执行带符号整数较置1符号数较置1功SIGctr0执行符号数较置1SIGctr1执行带符号整数较置1
(6)做实验时候遇问题F输出决定着ZF输出F全零时ZF输出1否ZF输出0解决方法：运ifelse根F假设值ZF进行赋值运算八种运算表示方法太熟悉进行查阅实验指导书
功ALU设计实验中实验做时候忘记需连实验板老师验收时候说需连接实验板时修改代码取消LED设置知道回事没错误运行出错剪切代码重新生成文件粘贴次运行时结果出医疗成功总结估计前里东西删掉导致错误次设置ZFFOF输出验证仿真波形实验成功
通做功ALU设计实验数流描述方式全新理解ISE软件运更加熟练功ALU概念更深层次理解增长知识强化实践力思考力次实验收获
指导教师评议
实验步骤写时候做步骤写二模样
成绩： 指导教师签名：
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实验报告
实验项目：
课程名称：计算机组成原理系统结构课程设计
姓名： 学号： 组姓名： 学号：
实验位置（机号）：
实验日期： 指导教师：
实验容（算法程序步骤方法）
实验目
（1）学功ALU工作原理掌握运算器设计方法
（2）掌握运Verilog HDL进行数流描述建模技巧方法掌握运算器设计方法
二实验仪器
ISE工具软件
三步骤方法
（1）启动Xilinx ISE软件选择File>New Project输入工程名shiyan2默认选择点击Next钮确认工程信息点击Finish钮创建完整工程
（2）工程理区意位置右击选择New Source命令弹出New Source Wizard话框选择Verilog Module输入Verilog文件名shiyan3点击Next钮进入步点击Finish完成创建
（3）编辑程序源代码然编译综合选择SynthesizeXST项中Check Syntax右击选择Run命令查RTL视图果编译出错需修改程序代码直正确
（4）工程理区View类型设置成Simulation意位置右击选择New Source命令选择Verilog Test Fixture选项输入实验名shiyan3_test点击Next点击Finish完成编写激励代码观察仿真波形果验证逻辑误修改代码重新编译仿真直正确
（5）实验三未链接实验板面链接实验板步骤处没
操作程结果
操作程
实验程描述：
module shiyan3(ALU_OPAB_SWOFZFF)
reg [310]AB
input [20]ALU_OP
input [20]AB_SW
wire OF
reg ZF
reg [310]F
output OF
output ZF
output F
reg C32
always@(*)
begin
case(AB_SW)
3＇b000 begin A32＇h0000_0000 B32＇h0000_0000 end
3＇b001 begin A32＇h0000_0003 B32＇h0000_0607 end
3＇b010 begin A32＇h8000_0000 B32＇h8000_0000 end
3＇b011 begin A32＇h7FFF_FFFF B32＇h7FFF_FFFF end
3＇b100 begin A32＇hFFFF_FFFF B32＇hFFFF_FFFF end
3＇b101 begin A32＇h8000_0000 B32＇hFFFF_FFFF end
3＇b110 begin A32＇hFFFF_FFFF B32＇h8000_0000 end
3＇b111 begin A32＇h1234_5678 B32＇h3333_2222 end
default begin A32＇h9ABC_DEF0 B32＇h1111_2222 end
endcase
end
always@(*)
begin
case(ALU_OP)
3＇b000 F
endcase
end
always@(*)
begin
if(F32＇h0000_0000)
ZF<1
else
ZF<0
end
assign OFC32^F[31]^A[31]^B[31]
endmodule
仿真代码
module shiyan3_test
Inputs
reg [20] ALU_OP
reg [20] AB_SW
Outputs
wire OF
wire ZF
wire [310] F
Instantiate the Unit Under Test (UUT)
shiyan3 uut (
ALU_OP(ALU_OP)
AB_SW(AB_SW)
OF(OF)
ZF(ZF)
F(F)
)
initial begin
Initialize Inputs
ALU_OP 0
AB_SW 0
Wait 100 ns for global reset to finish
#100
Add stimulus here
#100
ALU_OP 001
AB_SW 001
#100
ALU_OP 010
AB_SW 010
#100
ALU_OP 011
AB_SW 011
#100
ALU_OP 100
AB_SW 100
#100
ALU_OP 101
AB_SW 101
#100
ALU_OP 110
AB_SW 110
#100
ALU_OP 111
AB_SW 111
end
endmodule
RTL图
二结果
思考题：
(2)分析该ALU实现MIPS核心指令集指令需：带进位加法运算带进位减法运算位清指令负数较位测试指令较指令相等测试指令等
(3)通实验法出：slt操作中A
(6)做实验时候遇问题F输出决定着ZF输出F全零时ZF输出1否ZF输出0解决方法：运ifelse根F假设值ZF进行赋值运算八种运算表示方法太熟悉进行查阅实验指导书
功ALU设计实验中实验做时候忘记需连实验板老师验收时候说需连接实验板时修改代码取消LED设置知道回事没错误运行出错剪切代码重新生成文件粘贴次运行时结果出医疗成功总结估计前里东西删掉导致错误次设置ZFFOF输出验证仿真波形实验成功
通做功ALU设计实验数流描述方式全新理解ISE软件运更加熟练功ALU概念更深层次理解增长知识强化实践力思考力次实验收获
指导教师评议
实验步骤写时候做步骤写二模样
成绩： 指导教师签名：
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