课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码名法器设计
院（系）：计算机学院
专 业：
班 级：
学 号：
姓 名：
指导教师：
完成日期：
目 录
第1章 整体设计方案 1
设计原理 1
设计环境 2
第2章 详细设计方案 3
顶层方案图设计实现 3
创建顶层图形设计文件 3
器件选择引脚锁定 4
22 第二层模块设计实现 5
功模块设计实现 5
231移位模块设计实现 5
232 数移位模块设计实现 7
233选择模块设计实现 9
234 控制模块设计实现 11
235 模块设计实现 13
仿真调试 13
第3章 编程载硬件测试 16
编程载 16
32 硬件测试结果分析 16
参考文献 17
附 录（电路原理图） 18
第1章 整体设计方案
设计原理
原码名两原码数相积符号相两数符号异值数值两数绝值积
例：XY计算积X*Y
*
0000
1100
1100
1100
0
计算时逐次数1位值10决定相加数取数值取零值相加数逐次左偏移1位路求积
计算机数般时相加次加法操作求出两数求相加数次部份积相加次计算时相加数逐次左偏移名积位数数（数）两倍加法器需增两倍部份积右移时数寄放器时右移名数寄放器低位控制相加数取数零时数寄放器接收部份积右移出名完成运算部份积寄放器保留积高位部份数寄放器中保留积低位部份
工算法知道原码名法整体设计应包括数寄放器数寄放器移位电路控制器部份积五模块包括输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图示：
图 原码名逻辑电路框图
逻辑框图中示中B数寄放器寄存数C数寄放器寄存数移位A部份积寄放器寄存次相加移位数ALU加法器实现加法操作移位电路相加数作移位处置计数器控制移位次数输出结果
设计环境
·硬件环境：伟福COP2000型计算机组成原理实验仪XCV200实验板微机
·EDA环境：Foundation 设计软件该设计设计入口工具设计实现工具验证工具三部份组成入口工具包括原理图设计限状态编辑器硬件描述语言编辑器等
第2章 详细设计方案
顶层方案图设计实现
顶层方案图实现原码名逻辑功采原理图设计输入方式完成电路实现基XCV200编程逻辑芯片完成原理图功设计输入输出信号安排XCV200指定引脚实现芯片引脚锁定
创建顶层图形设计文件
顶层图形文件运算器模块组成数X[7：0]数Y[7：0]符号位XAYA脉CLK清零端CLR入端LOAD结果OUT[16：0]顶层图设计：
图 原码名顶层图形文件结构
器件选择引脚锁定
（1）器件选择
硬件设计环境基伟福COP2000型计算机组成原理实验仪XCV200实验板采目标芯片Xlinx XCV200编程逻辑芯片外次设计中涉Verilog语言编程
（2）引脚锁定
顶层图形文件中输入输出信号安排Xlinx XCV200芯片指定引脚实现芯片引脚锁定信号Xlinx XCV200芯片引脚应关系表示
表 信号芯片引脚应关系
图形文件中输入输出信号
XCV200芯片引脚
X[0]
P47
X[1]
P48
X[2]
P49
X[3]
P50
X[4]
P53
X[5]
P54
X[6]
P55
X[7]
P56
Y[0]
P41
Y[1]
P40
Y[2]
P39
Y[3]
P38
Y[4]
P36
Y[5]
P35
Y[6]
P34
Y[7]
P33
CLK
P98
CLRR
P94
LOAD
P97
XA
P96
YA
P95
OUT[0]
P213
OUT[1]
P215
OUT[2]
P216
OUT[3]
P217
OUT[4]
P218
OUT[5]
P220
OUT[6]
P221
OUT[7]
P222
OUT[8]
P223
OUT[9]
P224
OUT[10]
P228
OUT[11]
P229
OUT[12]
P230
OUT[13]
P231
OUT[14]
P232
OUT[15]
P234
OUT[16]
P235
22 第二层模块设计实现
原理设计分析框图出第二层模块设计中模块实现部份功
图 第二层模块框图
功模块设计实现
第二层模块设计知整体设计数寄放器数寄放器移位电路控制器部份积五模块介绍模块具体实现
231移位模块设计实现
简化设计采Verilog语言设计语言实现移位功XX[7：0]表示输入CO表示加法器进位CE表示端CLR表示清零端YY[7：0]表示移位输出CI标记移出名设计进程
（1）创建Verilog源文件
module YIWEIDIANLU (YY XX CE COCICLR)
output [70]YY
reg[70]YY
input [70]XX
input CE
input CLR
input CO
output CI
reg CI
always@(CLR)
begin
if(CLR) YY<0
else
begin
YY[7]YY[6]YY[5]YY[4]YY[3]YY[2]YY[1]YY[0]CIend
end
endmodule
（2）创建元件图形符号
图形符号：
（3）功仿真
创建移位器件YIWEIDIANLU进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表231 移位器件功表描述
XX[7：0]
YY[7：0]
CI
CO
CE
CLR
0F
07
1
0
1
0
0F
87
1
1
1
0
0F
00
0
0
1
1
表中数出CLR1时该器件清零输出YY[7：0]零零时移位功CO移位高位补充值CI标记移出名送数寄放器中移位高位补充CE器件端保证该器件工作该器件成功创建
232 数移位模块设计实现
标记数移位前低位设计CHENG寄放器输入离DIN[7：0]表示移位结果Q[7：0]表示高位补充SIN表示移出名KIN表示设计进程
（1）创建Verilog源文件
module CHENG (LOAD SIN DIN CLK CLR Q KIN)
input LOAD
input SIN
input [70] DIN
input CLK
input CLR
output [70] Q
reg [70] Q
output KIN
reg KIN
always@(posedge CLK or posedge CLR)
begin
if(CLR) Q <0
else if(LOAD) Q else
begin
KIN Q < Q>>1
Q[7] end
end
endmodule
（2）创建元件图形符号
元件符号：
（3）功仿真
创建数移位寄放器（CHENG）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表232 数移位寄放器功表描述
DIN
SIN
LOAD
CLK
CLR
KIN
Q7
09
0
1
升
1
1
00
09
1
1
升
0
1
09
09
0
0
升
0
1
04
09
1
0
升
0
1
84
表中数出CLR1时该器件清零输出Q[7：0]零CLR零时移位功SIN移位高位补充值KIN标记移出名判断次加法加零数CLK升效保证该器件工作该器件成功创建
233选择模块设计实现
选择器XUAN2输入离0B[7：0]表示选择结果输出QOUT[7：0]表示选择信号SO表示设计进程
（1）创建Verilog源文件
module XUAN2 (B SO QOUT)
input [70] B
input SO
output [70] QOUT
reg [70] QOUT
always@(SO )
begin
if(SO) QOUTelse QOUT<0
end
endmodule
（2）创建元件图形符号
元件图形符号：
（3）功仿真
创建选择器元件（XUAN2）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表233 选择器功表描述
B[70]
SO
QOUT[70]
0E
1
0E
0E
0
00
表中数出选择信号1时该器件输出QOUT[7：0]输入值B[7：0]选择信号0时该器件输出00功表知该器件成功创建
234 控制模块设计实现
设计6位原码名计数器模9计数器升计数清零功设计进程
（1）创建Verilog源文件
module JISHU (CLK CLR QOUT CO)
input CLK
input CLR
output [30] QOUT
reg [30] QOUT
output CO
reg CO
always @ (posedge CLK or posedge CLR)
begin
if(CLR)
begin
QOUT<0
CO<1
end
else if(QOUT9)
begin
QOUT<0
CO<1
end
else
begin
QOUTCO<0
end
end
endmodule
（2）创建元件图形符号
元件图形符号：
（3）功仿真
创建计数器元件（JISHU）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表234 计数器功表描述
CLK
CLR
CO
QOUT（次数）
升效
1
0
0~8
升效
0
1
9
表中数出脉信号升时该器件输出QOUT[7：0]记录次数09记满9次时该器件CO输出1余CO输出0功表知该器件模9计数器成功创建
235 模块设计实现
采原XCV200编程逻辑芯片加法器件ADD8实现电路中加法采FD8CE 8位寄放器寄存部份积
ADD8：8位加法器中A[7：0]B[7：0]两输入端口CO名进位标志CI前名加法器进位OFL溢出S[7：0]结果输出
FD8CE：8位寄放器中D[7：0]数输入端口CE该器件端控制该器件工作C脉控制端CLR清零端CLR1时该器件清零Q[7：0]数输出端口脉效CLR效输出等输入
仿真调试
仿真调试验证设计电路逻辑功时序正确性次设计原码名法设计完成采功仿真方式设计电路进行仿真验证电路功正确性
（1）成立仿真波形文件仿真信号选择
功仿真时首先成立仿真波形文件选择仿真信号CLKCLRLOAD数输入X[7：0]Y[7：0]符号位输入XAYA结果输出OUT[16：0]选定输入信号设置参数验证输出信号正确性选定仿真信号设置参数表示
表 仿真信号选择参数设置
输入信号
输出
信号
CLK
CLR
LOAD
X[7：0]
Y[7：0]
XA
YA
OUT
[16：0]
升
1
1
0
0
0
0
升
0
1
0
0
升
0
0
0
0
升
0
0
0
0
升
0
0
1
0
升
0
0
0
1
升
0
0
0
1
升
0
0
0
0
（2）功仿真结果分析
功仿真波形结果图示仿真数结果表示表表容进行出功仿真结果正确进说明电路设计正确
图 功仿真波形结果
表 仿真数结果
输入信号
输出
信号
CLK
CLR
LOAD
X[7：0]
Y[7：0]
XA
YA
OUT
[16：0]
升
1
1
0
0
0
0
0
0
0
3
0
升
0
1
0
0
升
0
0
0
0
升
0
0
0
0
升
0
0
1
0
升
0
0
0
1
升
0
0
0
1
升
0
0
0
0
第3章 编程载硬件测试
编程载
功仿真通通编译成功编程载功取*bit文件然载XCV200实验板XCV200编程逻辑芯片中次设计编译点问题通终没成功载实验没完美完成点遗憾分析原Verilog 语言设计太成熟编译然没什问题载时求较严格没通
32 硬件测试结果分析
XCV200实验板信号应关系
XCV200芯片引脚信号
XCV200实验板
X[7：0]
K0
Y[7：0]
K1
XA
K2（0）
YA
K2（1）
LOAD
K2（2）
CLRR
K2（3）
CLK
K2（4）
OUT[7：0]
D0
利表中参数作输入数逐测试输出结果XCV200实验板开关输入数观察输出OUT[16：0]
参考文献
[1] 曹昕燕 EDA技术实验课程设计［M］北京：清华学出版社2006
[2] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[3] 王爱英．计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 李勇．计算机原理设计（修订）．长沙：国防科技学出版社1989
[5] 王尔乾．数字逻辑数字集成电路．北京：清华学出版社1996
[6] 白中英．计算机组成原理．北京：科学出版社1994
[7] 杨天行．计算机技术．北京：国防工业出版社1999
附 录（电路原理图）
图（）
课程设计总结：
方面总结：
1． 次组成原理设计实验中遇问题刚开始设计思想点麻烦三8位寄存器两8位移位寄存器总体三脉控制端两LOAD入端总清零端CLRXY两8位数输入17位结果输出封装载相困难载时脉控制端口老师提点改进原电路图掉8位移位寄存器省掉原必麻烦外加入计数器控制原电路解决原问题
2． 次题目原码位法器设计通运库中原器件运Verilog语言编程实现需模块设计终实现原码位输入XY符号XAYA求输出结果
3． 通次实验设计解许计算机组成原理知识学会简单运Verilog语言编程实现需器件知道设计方面足需学知识次设计中指导老师予帮助学实验中会更加努力学弥补足
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
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课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码名法器设计
院（系）：计算机学院
专 业：
班 级：
学 号：
姓 名：
指导教师：
完成日期：
目 录
第1章 整体设计方案 1
设计原理 1
设计环境 2
第2章 详细设计方案 3
顶层方案图设计实现 3
创建顶层图形设计文件 3
器件选择引脚锁定 4
22 第二层模块设计实现 5
功模块设计实现 5
231移位模块设计实现 5
232 数移位模块设计实现 7
233选择模块设计实现 9
234 控制模块设计实现 11
235 模块设计实现 13
仿真调试 13
第3章 编程载硬件测试 16
编程载 16
32 硬件测试结果分析 16
参考文献 17
附 录（电路原理图） 18
第1章 整体设计方案
设计原理
原码名两原码数相积符号相两数符号异值数值两数绝值积
例：XY计算积X*Y
*
0000
1100
1100
1100
0
计算时逐次数1位值10决定相加数取数值取零值相加数逐次左偏移1位路求积
计算机数般时相加次加法操作求出两数求相加数次部份积相加次计算时相加数逐次左偏移名积位数数（数）两倍加法器需增两倍部份积右移时数寄放器时右移名数寄放器低位控制相加数取数零时数寄放器接收部份积右移出名完成运算部份积寄放器保留积高位部份数寄放器中保留积低位部份
工算法知道原码名法整体设计应包括数寄放器数寄放器移位电路控制器部份积五模块包括输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图示：
图 原码名逻辑电路框图
逻辑框图中示中B数寄放器寄存数C数寄放器寄存数移位A部份积寄放器寄存次相加移位数ALU加法器实现加法操作移位电路相加数作移位处置计数器控制移位次数输出结果
设计环境
·硬件环境：伟福COP2000型计算机组成原理实验仪XCV200实验板微机
·EDA环境：Foundation 设计软件该设计设计入口工具设计实现工具验证工具三部份组成入口工具包括原理图设计限状态编辑器硬件描述语言编辑器等
第2章 详细设计方案
顶层方案图设计实现
顶层方案图实现原码名逻辑功采原理图设计输入方式完成电路实现基XCV200编程逻辑芯片完成原理图功设计输入输出信号安排XCV200指定引脚实现芯片引脚锁定
创建顶层图形设计文件
顶层图形文件运算器模块组成数X[7：0]数Y[7：0]符号位XAYA脉CLK清零端CLR入端LOAD结果OUT[16：0]顶层图设计：
图 原码名顶层图形文件结构
器件选择引脚锁定
（1）器件选择
硬件设计环境基伟福COP2000型计算机组成原理实验仪XCV200实验板采目标芯片Xlinx XCV200编程逻辑芯片外次设计中涉Verilog语言编程
（2）引脚锁定
顶层图形文件中输入输出信号安排Xlinx XCV200芯片指定引脚实现芯片引脚锁定信号Xlinx XCV200芯片引脚应关系表示
表 信号芯片引脚应关系
图形文件中输入输出信号
XCV200芯片引脚
X[0]
P47
X[1]
P48
X[2]
P49
X[3]
P50
X[4]
P53
X[5]
P54
X[6]
P55
X[7]
P56
Y[0]
P41
Y[1]
P40
Y[2]
P39
Y[3]
P38
Y[4]
P36
Y[5]
P35
Y[6]
P34
Y[7]
P33
CLK
P98
CLRR
P94
LOAD
P97
XA
P96
YA
P95
OUT[0]
P213
OUT[1]
P215
OUT[2]
P216
OUT[3]
P217
OUT[4]
P218
OUT[5]
P220
OUT[6]
P221
OUT[7]
P222
OUT[8]
P223
OUT[9]
P224
OUT[10]
P228
OUT[11]
P229
OUT[12]
P230
OUT[13]
P231
OUT[14]
P232
OUT[15]
P234
OUT[16]
P235
22 第二层模块设计实现
原理设计分析框图出第二层模块设计中模块实现部份功
图 第二层模块框图
功模块设计实现
第二层模块设计知整体设计数寄放器数寄放器移位电路控制器部份积五模块介绍模块具体实现
231移位模块设计实现
简化设计采Verilog语言设计语言实现移位功XX[7：0]表示输入CO表示加法器进位CE表示端CLR表示清零端YY[7：0]表示移位输出CI标记移出名设计进程
（1）创建Verilog源文件
module YIWEIDIANLU (YY XX CE COCICLR)
output [70]YY
reg[70]YY
input [70]XX
input CE
input CLR
input CO
output CI
reg CI
always@(CLR)
begin
if(CLR) YY<0
else
begin
YY[7]
end
endmodule
（2）创建元件图形符号
图形符号：
（3）功仿真
创建移位器件YIWEIDIANLU进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表231 移位器件功表描述
XX[7：0]
YY[7：0]
CI
CO
CE
CLR
0F
07
1
0
1
0
0F
87
1
1
1
0
0F
00
0
0
1
1
表中数出CLR1时该器件清零输出YY[7：0]零零时移位功CO移位高位补充值CI标记移出名送数寄放器中移位高位补充CE器件端保证该器件工作该器件成功创建
232 数移位模块设计实现
标记数移位前低位设计CHENG寄放器输入离DIN[7：0]表示移位结果Q[7：0]表示高位补充SIN表示移出名KIN表示设计进程
（1）创建Verilog源文件
module CHENG (LOAD SIN DIN CLK CLR Q KIN)
input LOAD
input SIN
input [70] DIN
input CLK
input CLR
output [70] Q
reg [70] Q
output KIN
reg KIN
always@(posedge CLK or posedge CLR)
begin
if(CLR) Q <0
else if(LOAD) Q
begin
KIN
Q[7]
end
endmodule
（2）创建元件图形符号
元件符号：
（3）功仿真
创建数移位寄放器（CHENG）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表232 数移位寄放器功表描述
DIN
SIN
LOAD
CLK
CLR
KIN
Q7
09
0
1
升
1
1
00
09
1
1
升
0
1
09
09
0
0
升
0
1
04
09
1
0
升
0
1
84
表中数出CLR1时该器件清零输出Q[7：0]零CLR零时移位功SIN移位高位补充值KIN标记移出名判断次加法加零数CLK升效保证该器件工作该器件成功创建
233选择模块设计实现
选择器XUAN2输入离0B[7：0]表示选择结果输出QOUT[7：0]表示选择信号SO表示设计进程
（1）创建Verilog源文件
module XUAN2 (B SO QOUT)
input [70] B
input SO
output [70] QOUT
reg [70] QOUT
always@(SO )
begin
if(SO) QOUT
end
endmodule
（2）创建元件图形符号
元件图形符号：
（3）功仿真
创建选择器元件（XUAN2）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表233 选择器功表描述
B[70]
SO
QOUT[70]
0E
1
0E
0E
0
00
表中数出选择信号1时该器件输出QOUT[7：0]输入值B[7：0]选择信号0时该器件输出00功表知该器件成功创建
234 控制模块设计实现
设计6位原码名计数器模9计数器升计数清零功设计进程
（1）创建Verilog源文件
module JISHU (CLK CLR QOUT CO)
input CLK
input CLR
output [30] QOUT
reg [30] QOUT
output CO
reg CO
always @ (posedge CLK or posedge CLR)
begin
if(CLR)
begin
QOUT<0
CO<1
end
else if(QOUT9)
begin
QOUT<0
CO<1
end
else
begin
QOUT
end
end
endmodule
（2）创建元件图形符号
元件图形符号：
（3）功仿真
创建计数器元件（JISHU）进行功仿真验证功正确性Xilinx Foundation 编译器Simulator模块实现
功仿真图：
表234 计数器功表描述
CLK
CLR
CO
QOUT（次数）
升效
1
0
0~8
升效
0
1
9
表中数出脉信号升时该器件输出QOUT[7：0]记录次数09记满9次时该器件CO输出1余CO输出0功表知该器件模9计数器成功创建
235 模块设计实现
采原XCV200编程逻辑芯片加法器件ADD8实现电路中加法采FD8CE 8位寄放器寄存部份积
ADD8：8位加法器中A[7：0]B[7：0]两输入端口CO名进位标志CI前名加法器进位OFL溢出S[7：0]结果输出
FD8CE：8位寄放器中D[7：0]数输入端口CE该器件端控制该器件工作C脉控制端CLR清零端CLR1时该器件清零Q[7：0]数输出端口脉效CLR效输出等输入
仿真调试
仿真调试验证设计电路逻辑功时序正确性次设计原码名法设计完成采功仿真方式设计电路进行仿真验证电路功正确性
（1）成立仿真波形文件仿真信号选择
功仿真时首先成立仿真波形文件选择仿真信号CLKCLRLOAD数输入X[7：0]Y[7：0]符号位输入XAYA结果输出OUT[16：0]选定输入信号设置参数验证输出信号正确性选定仿真信号设置参数表示
表 仿真信号选择参数设置
输入信号
输出
信号
CLK
CLR
LOAD
X[7：0]
Y[7：0]
XA
YA
OUT
[16：0]
升
1
1
0
0
0
0
升
0
1
0
0
升
0
0
0
0
升
0
0
0
0
升
0
0
1
0
升
0
0
0
1
升
0
0
0
1
升
0
0
0
0
（2）功仿真结果分析
功仿真波形结果图示仿真数结果表示表表容进行出功仿真结果正确进说明电路设计正确
图 功仿真波形结果
表 仿真数结果
输入信号
输出
信号
CLK
CLR
LOAD
X[7：0]
Y[7：0]
XA
YA
OUT
[16：0]
升
1
1
0
0
0
0
0
0
0
3
0
升
0
1
0
0
升
0
0
0
0
升
0
0
0
0
升
0
0
1
0
升
0
0
0
1
升
0
0
0
1
升
0
0
0
0
第3章 编程载硬件测试
编程载
功仿真通通编译成功编程载功取*bit文件然载XCV200实验板XCV200编程逻辑芯片中次设计编译点问题通终没成功载实验没完美完成点遗憾分析原Verilog 语言设计太成熟编译然没什问题载时求较严格没通
32 硬件测试结果分析
XCV200实验板信号应关系
XCV200芯片引脚信号
XCV200实验板
X[7：0]
K0
Y[7：0]
K1
XA
K2（0）
YA
K2（1）
LOAD
K2（2）
CLRR
K2（3）
CLK
K2（4）
OUT[7：0]
D0
利表中参数作输入数逐测试输出结果XCV200实验板开关输入数观察输出OUT[16：0]
参考文献
[1] 曹昕燕 EDA技术实验课程设计［M］北京：清华学出版社2006
[2] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[3] 王爱英．计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 李勇．计算机原理设计（修订）．长沙：国防科技学出版社1989
[5] 王尔乾．数字逻辑数字集成电路．北京：清华学出版社1996
[6] 白中英．计算机组成原理．北京：科学出版社1994
[7] 杨天行．计算机技术．北京：国防工业出版社1999
附 录（电路原理图）
图（）
课程设计总结：
方面总结：
1． 次组成原理设计实验中遇问题刚开始设计思想点麻烦三8位寄存器两8位移位寄存器总体三脉控制端两LOAD入端总清零端CLRXY两8位数输入17位结果输出封装载相困难载时脉控制端口老师提点改进原电路图掉8位移位寄存器省掉原必麻烦外加入计数器控制原电路解决原问题
2． 次题目原码位法器设计通运库中原器件运Verilog语言编程实现需模块设计终实现原码位输入XY符号XAYA求输出结果
3． 通次实验设计解许计算机组成原理知识学会简单运Verilog语言编程实现需器件知道设计方面足需学知识次设计中指导老师予帮助学实验中会更加努力学弥补足
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
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