课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码位法器设计
院（系）：计算机学院
专 业：计算机科学技术
班 级：
学 号：
姓 名：
指导教师：
完成日期：2009年X月X日
目 录
第1章 总体设计方案 1
11 设计原理 1
12 设计环境 2
第2章 详细设计方案 3
21 整体模块设计图 3
22 具体模块设计实现 4
221 数模块设计实现 4
222数寄存器模块设计实现 6
223部分积模块设计实现 8
224 控制器模块设计实现 10
225 加法器模块设计实现 13
2 3 总电路仿真测试 15
第3章 编程载硬件测试 18
31 编程载 18
参考文献 19
附 录（电路图） 20
第1章 总体设计方案
11 设计原理
原码位两原码数相积符号相两数符号异值数值两数绝值积
例：X01100Y01110计算积X*Y
01100
* 01110
0000
1100
1100
1100
010101000
计算时逐次数1位值10决定相加数取数值取零值相加数逐次左偏移1位起求积
计算机数般时相加次加法操作求出两数求相加数次部分积相加次计算时相加数逐次左偏移位积位数数（数）两倍加法器需增两倍部分积右移时数寄存器时右移位数寄存器低位控制相加数取数零时数寄存器接收部分积右移出位完成运算部分积寄存器保存积高位部分数寄存器中保存积低位部分
根工算法知道原码位法整体设计应包括数寄存器数寄存器移位电路控制器部分积五模块包含输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图11示：
图11 原码位逻辑电路框图
逻辑框图11中示中B数寄存器存放数C数寄存器存放数移位A部分积寄存器存放次相加移位数ALU加法器实现加法操作移位电路相加数作移位处理计数器控制移位次数输出结果
12 设计环境
·硬件环境：伟福COP2000型计算机组成原理实验仪XCV200实验板微机
·EDA环境：Foundation f31设计软件该设计设计入口工具设计实现工具验证工具三部分组成入口工具包括原理图设计限状态编辑器硬件描述语言编辑器等
第2章 详细设计方案
21 整体模块设计图
课设题目求逻辑电路图先设计出电路具体模块图图示五模块1加法器：题目求4位数位加2符号位6位求加法器实现6位二进制数相加2部分积：原码位原理部分积求具行输入输出串行输入输出带异步清零端移位寄存器3数：存放数寄存器需移位功普通寄存器4数：应部分积模块基样功行输入输出串行输入输出功5控制器：实现电路动停止功计数器完成4脉计数器进位输出1然进位总CLK进行运算实现消脉进实现电路停止工作
加法器
部分积（移位寄存器）
&门
数
数（移位寄存器）
低位
4脉停止
控制器（计数器）
图 20 整体模块图设计图
22 具体模块设计实现
整体设计数寄存器数寄存器控制器部分积寄存器加法器五模块中数部分积寄存器移位寄存器五模块外符号转化芯片符号运算部分介绍模块具体设计方案实现
221 数模块设计实现
法设计原理图出数需移位功需具普通寄存器功选升D触发器第升数入变化
（1）数芯片外观部电路图
图 21 数寄存器芯片外观
显然6D触发器实现触发器CLK联接起输入端作数输入端输入数会第升时数入数位数低位进行运算电路中加入6门中门端数输出端相连端接起引出作数低位连接端中寄存器部分具体实现：
图 22 数寄存器电路图
（2）功仿真
图 23 数寄存器芯片部电路图
波形中出输入数100111第升达时数入波形改变该器件设计成功
222数寄存器模块设计实现
数寄存器普通移位寄存器基础改造基寄存器面加入行输入串行输入片选端SS1时行输入屏蔽串行移位功S0时串行移位屏蔽行输入功D5D0数输入端Q5Q0数输出端A0串行输入端接受部分积低位移出数
（1） 数芯片外观部电路图
图 24 数寄存器芯片外观
整体模块设计时思想数寄存器具行输入输出串行输入输出功数寄存器面加部分电路实现样六位D触发器组成触发器输入端直接接数输入端通片选电路接入时D触发器输出端通片选电路接触发器输入端样通片选段S（01）选择具体操作具体电路图：
图 25 数寄存器芯片部电路图
（2）功仿真
功仿真波形：
图 26 数寄存器测试波形仿真
波形中数出输入数101100该器件清零第升时S1数入第二升时S0A0始终1时产生移位该器件设计成功
223部分积模块设计实现
部分积设计法电路中较重块数功基样D触发器选择稍部分积寄存器选异步清零端CLRD触发器高电清零余端数样S1：行输入S0：右移
（1） 部分积芯片外观部电路图
图 27 部分积寄存器芯片外观
通数寄存器较发现两者点D触发器选择部分积具异步清零D触发器（高电效）清零端CLR作输入端A起保存低位数功D触发器防止数脉部分积脉升存时间差引起移入情况D触发器输出端接入数高位串行输入端实现移位部分积需串行输入数串行输入端接具体电路实现图：
图 28 部分积寄存器电路图
（2）功仿真
图 29 部分积寄存器波形仿真
波形出输入数110010CLR前两升高电起清零作输出端均0第三升时CLR已低电S1数入S0电路实现移位电路设计成功
224 控制器模块设计实现
控制器波形发生器计数器组成波形发生器实现输入CLKS波形产生数寄存器S端CLK波形计数器实现数寄存器第五升时计数进位输出1保持变中CLK数S脉相计数器进位输出端CO输入CLK接入门输出作部件CLK脉进位输出1时COCLK进行运算结果输出1脉恒1电路停止工作时输出结果
（1）控制器芯片外观部电路
图 210 总控制器芯片外观
整体设计思路需输入两脉：CLKS作部分积时钟信号S片选端脉时数时钟脉数时钟脉（CLKX）S（SX）端脉通两波形产生（具体形状见底功仿真中波形发生器波形）然通4波形总电路正常工作中数首次进行数写入进行移位写入数数S片选端刚开始高电应该全低电波形通D触发器实现D输入端接高电输入波形作器脉源升时输出端变成高电变化电路中相反结果输出端加非门实现通CLKS产生CLKX波形通较CLKXCLK波形发现CLKX刚CLK两倍波形S取反加D触发器输入端然S作脉源具体电路图：
图 211 波形发生器电路图
计数器部分直接书计数器图212示S脉作脉源3JK触发器接成8进制计数器电路中需4进制计数器S走第5脉时进位输出1保持变三输出端输出数101进位输出1通三输入门实现中输入端低电输入保存进位输出进位输出端作D触发器脉D输入端接高电旦进位输出1D触发器触发输出1具体电路图212示
图 212 计数器电路图
（2） 功仿真
图 213 波形发生器波形仿真
图 214 计数器波形仿真
面两波形出波形发生器部分输入CLKS输出四波形：BUFENJIS(部分积Ｓ端脉)ＳＸ（数Ｓ端脉）ＢＵＦＥＮＪＩＣＬＫ（部分积CLK脉）CLKX（数CLK脉）计数器部分第五升时候进位输出变化电路设计成功
225 加法器模块设计实现
采两原XCV200编程逻辑芯片加法器件ADD4实现电路中加法求４位数加两符号位６数第二片４位加法器芯片两高位分接输出端取低两位
（1）加法器芯片外观部电路
图 215 加法器芯片外观
图 216 加法器部电路图
（2）功仿真
图 217 加法器仿真
A5A0B5B0输入数题目求原码位加法器参两数绝值运算符号位均0输入数分001101001101C5C0输出出结果正确误电路设计成功
（3）电路部件说明
述五模块外整电路包含部件具体符号转化部件符号位异运算符号位转换部分输入数转换成绝值两符号位１１００通符号转换部件输出均００实现电路示：
两门端均接两输出端均０然符号位进行异运算符号部分正确输出结果
2 3 总电路仿真测试
仿真测试试验证设计电路逻辑功时序正确性次设计原码位法设计完成采功仿真方法设计电路进行仿真验证电路功正确性
（1）建立仿真波形文件仿真信号选择
功仿真时首先建立仿真波形文件输入仿真信号CLKS数输入A5A0Ｂ５－Ｂ０符号位输入Ａ５Ａ４Ｂ５Ｂ４结果输出C5C0选定输入信号设置参数验证输出信号正确性
（2）功仿真结果分析
图 218 仿真波形
波形清楚出输入输出结果次测试中输入两数第章法说明举例两数：001100001110图219输出结果Ｃ４符号位读运算结果010101000正确误说明总电路设计成功符合课设题目基求
图 219 仿真输出结果
第3章 编程载硬件测试
31 编程载
功仿真通编译成功编程载功*bit文件然载XCV200实验板XCV200编程逻辑芯片中次设计编译点问题通终没成功载试验没完美完成点遗憾
参考文献
[1] 曹昕燕 EDA技术实验课程设计［M］北京：清华学出版社2006
[2] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[3] 王爱英．计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 李勇．计算机原理设计（修订）．长沙：国防科技学出版社1989
[5] 王尔乾．数字逻辑数字集成电路．北京：清华学出版社1996
[6] 白中英．计算机组成原理．北京：科学出版社1994
[7] 杨天行．计算机技术．北京：国防工业出版社1999
附 录（电路图）
课程设计总结：
两方面总结：
1． 次组成原理设计实验中遇问题刚开始题目时候知道手完全知道部件应该设计查资料答疑思路快新问题模块设计数部分积移位寄存器控制端S明显输入CLK脉数部分积控制端S波形协调部件波形整电路正常工作成设计电路关键问题量尝试解决问题需输入CLKS产生部件波形协调运行然程中艰辛尝成功喜悦觉值
2． 通次实验设计解许计算机组成原理知识更重知道设计方面足需学知识次设计中指导老师予帮助表示感谢学实验中会更加努力学弥补足
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
沈阳航空工业学院课程设计报告
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课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码位法器设计
院（系）：计算机学院
专 业：计算机科学技术
班 级：
学 号：
姓 名：
指导教师：
完成日期：2009年X月X日
目 录
第1章 总体设计方案 1
11 设计原理 1
12 设计环境 2
第2章 详细设计方案 3
21 整体模块设计图 3
22 具体模块设计实现 4
221 数模块设计实现 4
222数寄存器模块设计实现 6
223部分积模块设计实现 8
224 控制器模块设计实现 10
225 加法器模块设计实现 13
2 3 总电路仿真测试 15
第3章 编程载硬件测试 18
31 编程载 18
参考文献 19
附 录（电路图） 20
第1章 总体设计方案
11 设计原理
原码位两原码数相积符号相两数符号异值数值两数绝值积
例：X01100Y01110计算积X*Y
01100
* 01110
0000
1100
1100
1100
010101000
计算时逐次数1位值10决定相加数取数值取零值相加数逐次左偏移1位起求积
计算机数般时相加次加法操作求出两数求相加数次部分积相加次计算时相加数逐次左偏移位积位数数（数）两倍加法器需增两倍部分积右移时数寄存器时右移位数寄存器低位控制相加数取数零时数寄存器接收部分积右移出位完成运算部分积寄存器保存积高位部分数寄存器中保存积低位部分
根工算法知道原码位法整体设计应包括数寄存器数寄存器移位电路控制器部分积五模块包含输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图11示：
图11 原码位逻辑电路框图
逻辑框图11中示中B数寄存器存放数C数寄存器存放数移位A部分积寄存器存放次相加移位数ALU加法器实现加法操作移位电路相加数作移位处理计数器控制移位次数输出结果
12 设计环境
·硬件环境：伟福COP2000型计算机组成原理实验仪XCV200实验板微机
·EDA环境：Foundation f31设计软件该设计设计入口工具设计实现工具验证工具三部分组成入口工具包括原理图设计限状态编辑器硬件描述语言编辑器等
第2章 详细设计方案
21 整体模块设计图
课设题目求逻辑电路图先设计出电路具体模块图图示五模块1加法器：题目求4位数位加2符号位6位求加法器实现6位二进制数相加2部分积：原码位原理部分积求具行输入输出串行输入输出带异步清零端移位寄存器3数：存放数寄存器需移位功普通寄存器4数：应部分积模块基样功行输入输出串行输入输出功5控制器：实现电路动停止功计数器完成4脉计数器进位输出1然进位总CLK进行运算实现消脉进实现电路停止工作
加法器
部分积（移位寄存器）
&门
数
数（移位寄存器）
低位
4脉停止
控制器（计数器）
图 20 整体模块图设计图
22 具体模块设计实现
整体设计数寄存器数寄存器控制器部分积寄存器加法器五模块中数部分积寄存器移位寄存器五模块外符号转化芯片符号运算部分介绍模块具体设计方案实现
221 数模块设计实现
法设计原理图出数需移位功需具普通寄存器功选升D触发器第升数入变化
（1）数芯片外观部电路图
图 21 数寄存器芯片外观
显然6D触发器实现触发器CLK联接起输入端作数输入端输入数会第升时数入数位数低位进行运算电路中加入6门中门端数输出端相连端接起引出作数低位连接端中寄存器部分具体实现：
图 22 数寄存器电路图
（2）功仿真
图 23 数寄存器芯片部电路图
波形中出输入数100111第升达时数入波形改变该器件设计成功
222数寄存器模块设计实现
数寄存器普通移位寄存器基础改造基寄存器面加入行输入串行输入片选端SS1时行输入屏蔽串行移位功S0时串行移位屏蔽行输入功D5D0数输入端Q5Q0数输出端A0串行输入端接受部分积低位移出数
（1） 数芯片外观部电路图
图 24 数寄存器芯片外观
整体模块设计时思想数寄存器具行输入输出串行输入输出功数寄存器面加部分电路实现样六位D触发器组成触发器输入端直接接数输入端通片选电路接入时D触发器输出端通片选电路接触发器输入端样通片选段S（01）选择具体操作具体电路图：
图 25 数寄存器芯片部电路图
（2）功仿真
功仿真波形：
图 26 数寄存器测试波形仿真
波形中数出输入数101100该器件清零第升时S1数入第二升时S0A0始终1时产生移位该器件设计成功
223部分积模块设计实现
部分积设计法电路中较重块数功基样D触发器选择稍部分积寄存器选异步清零端CLRD触发器高电清零余端数样S1：行输入S0：右移
（1） 部分积芯片外观部电路图
图 27 部分积寄存器芯片外观
通数寄存器较发现两者点D触发器选择部分积具异步清零D触发器（高电效）清零端CLR作输入端A起保存低位数功D触发器防止数脉部分积脉升存时间差引起移入情况D触发器输出端接入数高位串行输入端实现移位部分积需串行输入数串行输入端接具体电路实现图：
图 28 部分积寄存器电路图
（2）功仿真
图 29 部分积寄存器波形仿真
波形出输入数110010CLR前两升高电起清零作输出端均0第三升时CLR已低电S1数入S0电路实现移位电路设计成功
224 控制器模块设计实现
控制器波形发生器计数器组成波形发生器实现输入CLKS波形产生数寄存器S端CLK波形计数器实现数寄存器第五升时计数进位输出1保持变中CLK数S脉相计数器进位输出端CO输入CLK接入门输出作部件CLK脉进位输出1时COCLK进行运算结果输出1脉恒1电路停止工作时输出结果
（1）控制器芯片外观部电路
图 210 总控制器芯片外观
整体设计思路需输入两脉：CLKS作部分积时钟信号S片选端脉时数时钟脉数时钟脉（CLKX）S（SX）端脉通两波形产生（具体形状见底功仿真中波形发生器波形）然通4波形总电路正常工作中数首次进行数写入进行移位写入数数S片选端刚开始高电应该全低电波形通D触发器实现D输入端接高电输入波形作器脉源升时输出端变成高电变化电路中相反结果输出端加非门实现通CLKS产生CLKX波形通较CLKXCLK波形发现CLKX刚CLK两倍波形S取反加D触发器输入端然S作脉源具体电路图：
图 211 波形发生器电路图
计数器部分直接书计数器图212示S脉作脉源3JK触发器接成8进制计数器电路中需4进制计数器S走第5脉时进位输出1保持变三输出端输出数101进位输出1通三输入门实现中输入端低电输入保存进位输出进位输出端作D触发器脉D输入端接高电旦进位输出1D触发器触发输出1具体电路图212示
图 212 计数器电路图
（2） 功仿真
图 213 波形发生器波形仿真
图 214 计数器波形仿真
面两波形出波形发生器部分输入CLKS输出四波形：BUFENJIS(部分积Ｓ端脉)ＳＸ（数Ｓ端脉）ＢＵＦＥＮＪＩＣＬＫ（部分积CLK脉）CLKX（数CLK脉）计数器部分第五升时候进位输出变化电路设计成功
225 加法器模块设计实现
采两原XCV200编程逻辑芯片加法器件ADD4实现电路中加法求４位数加两符号位６数第二片４位加法器芯片两高位分接输出端取低两位
（1）加法器芯片外观部电路
图 215 加法器芯片外观
图 216 加法器部电路图
（2）功仿真
图 217 加法器仿真
A5A0B5B0输入数题目求原码位加法器参两数绝值运算符号位均0输入数分001101001101C5C0输出出结果正确误电路设计成功
（3）电路部件说明
述五模块外整电路包含部件具体符号转化部件符号位异运算符号位转换部分输入数转换成绝值两符号位１１００通符号转换部件输出均００实现电路示：
两门端均接两输出端均０然符号位进行异运算符号部分正确输出结果
2 3 总电路仿真测试
仿真测试试验证设计电路逻辑功时序正确性次设计原码位法设计完成采功仿真方法设计电路进行仿真验证电路功正确性
（1）建立仿真波形文件仿真信号选择
功仿真时首先建立仿真波形文件输入仿真信号CLKS数输入A5A0Ｂ５－Ｂ０符号位输入Ａ５Ａ４Ｂ５Ｂ４结果输出C5C0选定输入信号设置参数验证输出信号正确性
（2）功仿真结果分析
图 218 仿真波形
波形清楚出输入输出结果次测试中输入两数第章法说明举例两数：001100001110图219输出结果Ｃ４符号位读运算结果010101000正确误说明总电路设计成功符合课设题目基求
图 219 仿真输出结果
第3章 编程载硬件测试
31 编程载
功仿真通编译成功编程载功*bit文件然载XCV200实验板XCV200编程逻辑芯片中次设计编译点问题通终没成功载试验没完美完成点遗憾
参考文献
[1] 曹昕燕 EDA技术实验课程设计［M］北京：清华学出版社2006
[2] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[3] 王爱英．计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 李勇．计算机原理设计（修订）．长沙：国防科技学出版社1989
[5] 王尔乾．数字逻辑数字集成电路．北京：清华学出版社1996
[6] 白中英．计算机组成原理．北京：科学出版社1994
[7] 杨天行．计算机技术．北京：国防工业出版社1999
附 录（电路图）
课程设计总结：
两方面总结：
1． 次组成原理设计实验中遇问题刚开始题目时候知道手完全知道部件应该设计查资料答疑思路快新问题模块设计数部分积移位寄存器控制端S明显输入CLK脉数部分积控制端S波形协调部件波形整电路正常工作成设计电路关键问题量尝试解决问题需输入CLKS产生部件波形协调运行然程中艰辛尝成功喜悦觉值
2． 通次实验设计解许计算机组成原理知识更重知道设计方面足需学知识次设计中指导老师予帮助表示感谢学实验中会更加努力学弥补足
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
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