EDAVerilog HDL期末复题总结必
选择题
1 规模编程器件 FPGA CPLD 两类 列 FPGA 结构工作原理描述
中正确（ C ）
A． FPGA 全称复杂编程逻辑器件
B． FPGA 基积项结构编程逻辑器件
C．基 SRAM FPGA 器件次电必须进行次配置
D． Altera 公司生产器件中 MAX7000 系列属 FPGA 结构
2 完整IF语句综合结果实现（ A ）
A 时序逻辑电路 B组合逻辑电 C 双电路 D 三态控制电路
3 综合EDA设计流程关键步骤面综合描述中（ D ）错误
A综合抽象设计层次中种表示转化成种表示程
B综合电路高级语言转化成低级FPGA CPLD基结构相映射网表文件
C实现系统速度面积性求需综合加约束称综合约束
D综合理解种映射程种映射关系唯综合结果唯
4 规模编程器件FPGACPLD两类列FPGA结构工作原理描述中正确（ C ）
A FPGA全称复杂编程逻辑器件
B FPGA基积项结构编程逻辑器件
C 基SRAMFPGA器件次电必须进行次配置
D Altera公司生产器件中MAX7000系列属FPGA结构
5 关状态机描述中正确（ B ）
A．Moore型状态机输出前状态输入函数
B．Moore型状态机相Mealy型输出变化领先时钟周期
C．Mealy型状态机输出前状态函数
D．
6 目前应广泛硬件描述语言（ B ）
A VHDL
B Verilog HDL
C 汇编语言
D C语言
7 模块 IO 端口说明： input [70] a关该端口说法正确（ A ）
A 输入端口位宽 8
B 输出端口位宽 8
C 输入端口位宽 7
D 输出端口位宽 7
8 基 EDA 软件 FPGA CPLD 设计流程：原理图 HDL 文输入 → 综合
→___ __→ → 适 配 → 编 程 载 → 硬 件 测 试 正 确 ( B )
①功仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配脚
A．③① B．①⑤ C．④⑤ D．④②
9 列标识符中 ( A )合法标识符
A． 9moon B． State0 C． Not_Ack_0 D． signall
10 列语句中属行语句：( D )
A．程语句 B． assign语句 C．元件例化语句 D． case语句
11 已知 a 1’b1 b3＇b001 {ab} ＝（ C ）
(A) 4＇b0011 (B) 3＇b001 (C) 4＇b1001 (D) 3＇b101
12 verilog 中列语句分支语句？（ D ）
(A) ifelse (B) case (C) casez (D) repeat
13 verilog 语言中整型数默认情况（ C ）位寄存器数实际意义相
(A) 8 (B) 16 (C) 32 (D) 64
14 规模编程器件 FPGA CPLD 两类列 FPGA 结构工作原理描述中正确（ C ）
A． FPGA 全称复杂编程逻辑器件
B． FPGA 基积项结构编程逻辑器件
C．基 SRAM FPGA 器件次电必须进行次配置
D． Altera 公司生产器件中 MAX7000 系列属 FPGA 结构
15 请根两条语句执行变量 A 中值 （ A ）
reg [70] A
A2＇hFF
A． 8＇b0000_0011 B． 8＇h03 C．8＇b1111_1111 D．8＇b11111111
16 列描述中采时钟正触发 reset异步降复位代码描述 （ C ）
A always @(posedge clk negedge reset)
if(reset)
B always@(posedge clk reset)
if (reset)
C always @(posedge clk negedge reset)
if(reset)
D always @(negedge clk posedge reset)
if (reset)
17 关程块程赋值描述中列正确（ A ）
A程赋值语句中表达式左边信号定寄存器类型
B程块中语句定综合
C程块中程赋值语句 wire 赋值会产生错误
D程块中时序控制种类简单延迟边敏感电敏感
18 Verilog 语言 C 语言区正确描述（ C ）
A Verilog 语言实现行计算 C 语言串行计算
B Verilog 语言描述电路结构 C 语言仅仅描述算法
C Verilog 语言源 C 语言包括逻辑延迟
D Verilog 语言编写测试量进行仿真测试
19 11 列模块例化正确（ C ）
A Mydesign design(sin(sin) sout(sout))
B Mydesign design(sin(sin) sout(sout))
C Mydesign design(sin(sin) sout(sout))
D Mydesign design(sin(sin) sout(sout))
20 列关 Verilog HDL语言中模块例化说法错误（ B ）
A 引模块时 信号输入引模块中 信号引模块中输出
B 引模块时必须严格模块定义端口序连接
C 引模块时 符号表明原模块定义时规定端口名端口名引模块端口相应提高程序读性移植性
D 语句 Mydesign design( port1( port1) port2 (port2)) 中引模块Mydesign 模块
21 列 Verilog HDL语言中寄存器类型数定义注释矛盾（ D ）
A reg [30] sat sat 4 位寄存器
B reg cnt cnt 1 位寄存器
C reg [03] mymem [063] mymem 64 4 位寄存器数组
D reg [15] dig dig 4 位寄存器
22 列关非阻塞赋值运算方式（ bA 块结束完成赋值操作
B b 值立刻改变
C 编写综合模块时种较常赋值方式
D 非阻塞赋值符 <等符 <意义完全前者赋值操作
者关系运算符较
23 列关阻塞赋值运算方式（ ba）说法错误（ A ）
A 赋值语句执行完块结束
B b 值赋值语句执行完立刻改变
C 触发 always 块中时综合会产生意想结果
D always模块中 reg 型信号采赋值方式
24 列 Verilog HDL运算符中属三目运算符（ C ）
A &&
B
C ？：
D
25 a <0 时 s 值（ C ）
assign s (a >2 ) 1 (a < 0) 2 0
A 0
B 1
C 2
D
26 Verilog HDL 语言中位拼接运算符（ A ）
A { } B < > C ( ) D ＇ ＇
27 面语句中信号 a 会综合成（ B ）
reg [50] a
always @(posedge clk)
if (ss>10)
a < 20
else if (ss > 15) a < 30
A 寄存器
B 触发器
C 连线资源
D
28 列程序段中锁存器（ C ）
B always @ (al or d)
begin
if(al) qend
A always @ (al or d)
begin
if(al) q< d
end
D always @ (sel[10] or a or b)
case(sel[10])
2＇ b00 q2＇ b11 qEndcase
C always @ (al or d)
begin
if(al)
qelse
q<0
end
29 程序段
begin
reg[70] tem
count 0
tem rega
while(tem)
begin
if(tem[0]) count count +1
tem tem >>1
end
end
果 rega 值 8 ＇ b10101011程序结束 count 值（ ）
A 4
B 5
C 6
D 7
30 路选择器简称路器输入输出端口情况（ ）
A 输入输出
B 输入单输出
C 单输入输出
D 单输入单输出
填空题
1 EDA 技术进行电子系统设计目标终完成 ASIC 设计实现
2 编程器件分 FPGA CPLD
3 着 EDA 技术断完善成熟 顶设计方法更应 Verilog HDL
4 设计中
5 目前国际较 PLD 器件制造公司 Altera Xilinx 公司
6 完整条件语句产生 组合 电路完整条件语句产生时序电路
7 阻 塞 性 赋 值 符 号 非 阻 塞 性 赋 值 符 号 <
8 限状态机分 Moore Mealy 两种类型
9 EDA 缩写含义 电子设计动化 (Electronic Design Automation)
10 状态机常状态编码 二进制格雷码 独热码
11 Verilog HDL 中务调 务 函数
12 系统函数务函数首字符标志 预编译指令首字符标志 #
13 编程逻辑器件优化程 速度 资源 处理程
14 型数字逻辑电路设计采 IP 核 软 IP 固 IP 硬 IP
15 IEEE 标准硬件描述语言 verilog HDL VHDL
16 Verilog 语言规定两种数类型分 wire( net) reg 程序模块中输入输出信号缺省类型 wire( net)
17 Verilog 语言规定逻辑电路中信号 4 种状态分 0 1 X Z中 0 表示低电状态 1 表示高电状态 X 表示 定态（未知状态） Z 表示 高阻态
18 块语句两种 种 beginend 语句 通常标志 序 执行语句 种 forkjoin 语句通常标志 行 执行语句
19 写出表达式实现应电路逻辑功
20 面两段代码中信号 in q1 q2 q3 初值分 0 1 2 3 1 时钟周期左侧程序中 q3 值变成 0 右侧程序中 q3 值变成 2
名词解释
1 EDA
2 ASIC 专集成电路
3 RTL 寄存器传输级
4 FPGA 现场编程门阵列
5 SOPC 编程片系统
6 CPLD 复杂编程逻辑器件
7 LPM 参数定制宏模块库
8 EDA 电子设计动化
9 IEEE 电子电气工程师协会
10 IP 知识产权核
11 ISP 系统编程
12 LUT：查找表
13 HDL：硬件描述语言
14 RTL：寄存器传输逻辑
简答题
1 简说明仿真时阻塞赋值非阻塞赋值区
非阻塞（nonblocking) 赋值方式 ( b< a) ：
b 值赋成新值 a 操作 立刻完成块结束时完成
块条赋值语句块结束时时赋值
硬件应电路
阻塞（blocking) 赋值方式 ( b a) ：
b 值立刻赋成新值 a
完成该赋值语句执行句操作
硬件没应电路综合结果未知
2 简述限状态机 FSM 分两类？区？限状态机状态编码风格三种？ FSM 三段式描述风格中三段分描述什？
根部结构分摩尔型Moore状态机米里型Mearly状态机两种 摩尔型状态机输出前状态决定次态输入现态决定米里型状态机输出输入现态决定次态输入现态决定状态编码三种：连续二进制编码格雷码独热码
3 Verilog HDL 语言进行电路设计方法种
①设计方法（ TopDown ）
②设计方法（ BottomUp ）
③综合设计方法
4 简述moore状态机mealy状态机区
答：输出时序Mealy机输出前状态输入信号函数输出输入变化立发生Moore机输出仅前状态函数输入发生变化时必须等时钟时钟状态发生变化时导致输出变化
Moore型状态机：次态f(现状输入)输出f（现状）
Mealy型状态机：次态f(现状输入)输出f（现状输入）
5 简述FPGA部结构功
答：FPGA6部分组成分编程输入输出单元基编程逻辑单元嵌入式块RAM丰富布线资源底层嵌入功单元嵌专硬核等
数FPGAIO单元设计编程模式通软件灵活配置适应电器标准IO物理特性调整匹配阻抗特性拉电阻调整输出驱动电流等查找表完成纯组合逻辑功查找表完成纯组合逻辑功嵌入式块RAM配置单端口RAM双端口RAM伪双端口RAMCAMFIFO等存储结构布线资源连通FPGA部单元
6 简述基数字系统设计流程包括步骤
包括五步骤：
⑴ 设计输入： 设计结构功通原理图硬件描述语言进行设计编程 进行
语法逻辑检查通表示输入完成否反复检查直错误
⑵逻辑综合：较高层设计描述动转化较低层次描述程包括行综合
逻辑综合版图综合结构综合生成电路逻辑网表程
⑶布局布线：综合生成电路网表映射具体目标器件中产生终载文件程
⑷仿真：逻辑功算法仿真库设计进行模拟验证设计排错误
程包括功仿真时序仿真
⑸编程配置：适配生成编程文件装入 PLD 器件程根器件实现编程配置
7 简述CPLDFPGA区
答：CPLD：逻辑阵列块宏单元扩展积项编程连线阵列构成程序掉电丢失
FPGA：FPGA中4输入LUTLUT成4位址线16x1RAM程序掉电丢失需重新加载
8 EDA设计基设计程
答：图形输入HDL文输入 综合适配时序仿真功仿真编程载硬件测试
9 解释什功仿真？综合
答：直接HDL原理图描述描述形式逻辑功进行测试模拟解实现功否满足原设计求仿真程涉具体器件硬件特性
10 简述Verilog描述状态机般结构包含部分
答：说明部分控时序进程控组合进程辅助进程
（1） 说明部分：parameter定义系统状态 描述状态
（2） 控时序进程：负责状态机运转时钟驱动负责状态转换进程
（3） 控组合进程：根外部输入控制信号前状态状态值确定状态（next_state）取
（4） 辅助进程：配合状态机工作组合进程时序进程
11 简述 Verilog HDL 编程语言中函数务运什特点？
函数务独立完成相应电路功通模块中调实现相应逻辑电路功：
⑴函数中包含时序控制语句函数调必须仿真时刻返回务包含时序控制语句务返回时间调时间
⑵函数中调务务中调务函数函数中调函数函数身
⑶函数必须包含少端口函数中定义 input 端口务包含 0端口定义 input output inout 端口
⑷函数必须返回值务返回值通 output inout 端口传递执行结果
12 简述 FPGA CPLD 两种器件应特点
CPLD FPGA 通编程逻辑器件 均 EDA 仿真台进行数字逻辑电路设计体现方面：
⑴ FPGA 集成度复杂度高 CPLD FPGA 实现复杂逻辑电路设计 CPLD适合简单低成逻辑电路设计
⑵ FPGA LUT 寄存器组成倾实现复杂时序逻辑电路设计 CPLD积项逻辑组成倾实现组合逻辑电路设计
⑶ FPGA 工艺 SRAM flash 等工艺掉电信息消失该类型需外配存储器 CPLD 工艺 EEPROM 等工艺掉电信息消失外配存储器
⑷ FPGA 相 CPLD 成高镶嵌硬核软核实现片系统功
13 画出面程序综合出电路图
always@(posedge clk)
begin
q0<~q2
q1< q0
q2< q1
end
程序填空
1 面case语句编写38译码器电路横线语句补程序形成完整功
module decoder38 (selcsout)
①
②
reg[70] csout
always@( ③ )
begin
case( ④ )
3＇b000csout8＇b11111110
3＇b001csout8＇b11111101
3＇b010csout8＇b11111011
3＇b011csout8＇b11110111
3＇b100csout8＇b11101111
3＇b101csout8＇b11011111
3＇b110csout8＇b10111111
3＇b111csout8＇b01111111
defaultcsout8＇b11111110
endcase
end
endmodule
①input[20] sel ② output[70] csout③ selcsout ④sel
2 面通 case语句实现四选电路部分程序横线语句补程序形成完整功
module mux41a(abcds1s0y)
input abcd
①
output y
②
always@ (abcds1s0)
beginMUX41
case( ③ )
2＇b00ya
2＇b01yb
2＇b10yc
2＇b11yd
④ ya
endcase
end
endmodule
① input s1s0 ② reg y ③ {s1s0} ④ default
3 面通循环语句实现程序统计8位二进制数中含1数量横线语句补程序形成完整功
module num_1_e3_16(xnum)
①
output [30]num
reg [30]num
②
always@( ③ )
begin
num0
for(i0i<7ii+1)
④
end
endmodule
① input [70]x ② integer i ③ x ④ if(x[i]) numnum+1
4 面程序功具步置1异步清零0D触发器端口说明
RST：异步清零CLK：时钟输入SET：步置1EN：步 D：数输入Q：数输出
module e5_3(RSTCLKSETENDQ)
input RSTCLKSETEND
①
reg Q
always@( ② )
begin
if( ③ ) Q<0
else if(EN)
begin
if( ④ ) Q<1
else Q end
end
endmodule
① output Q ② posedge CLK or negedge RST ③ RST ④ SET
应RTL图完成Verilog程序
module e5_6(setDclkenresetQ)
input setDclkenreset
①
reg Q
always@( ② )
begin
if(reset) ③
else if(set) ④
else if(en) ⑤
end
endmodule
① output Q ② posedge clk or posedge reset or posedge set ③ Q<0 ④ Q<1 ⑤ Q
编程题
1 试 Verilog HDL 描述带进位输入输出 8 位全加器
端口： A B 加数 CI 进位输入 S CO 进位输出
2 设计4位4输入数值检测电路中abcd4位二进制数输出max
module max_in4(abcdmax)
input [30]abcd
output [30]max
wire [30]max1(a>b)ab
wire [30]max2(c>d)cd
assign max(max1>max2)max1max2
endmodule
3 编写带异步清零异步置位 D 触发器
端口： CLK 时钟 D 输入 CLK 清零输入端 SET 置位输入端 Q 输出端
4 设计带异步复位控制端时钟控制端 10进制计数器
端口设定：
输入端口： CLK ：时钟 RST：复位端 EN：时钟端 LOAD ：置位控制端DIN ：置位数端输出端口： COUT：进位输出端 DOUT ：计数输出端
5 编写4位加法计数器VHDL程序进程（必写整结构框架）求复
位信号reset低电时计数器清零变高升开始工作输入时钟信号clk输出
6 填写完成83线编码器真值表（5分）写出verilog程序
8 3线编码器真值表
en
b
y0y1y2
1
00000000
000
1
00000010
001
1
00000100
010
1
00001000
011
1
00010000
100
1
00100000
101
1
01000000
110
1
10000000
111
0
xxxxxxxx
高阻态
7 IF语句编写四选电路求输入d0～d3 s选择端输出y
8 现输入信号占空位50方波VHDL设计时钟5分频
电路输出占空位20写出VHDL代码
9 现输入信号占空位50方波VHDL设计时钟5分频
电路输出占空位50写出VHDL代码
10 试 verilog 语言描述：图示 4 位移位寄存器四 D 触发器
（分设 U1U2 U3 U4）构成中 seri_in 移位寄存器串行输入 clk 移位时脉输入clr 清零控制信号输入 Q[1]~Q[3] 移位寄存器行输出
11 设计带复位端输入时钟 clk 进行二分频模块画出仿真波形
module m2(outclkreset)
input resetclk
output out
reg out
always @(negedge clk)
begin
if(reset)
out<0
else
out<~out
end
endmodule
12 设计带异步复位端异步置数段（低电效）四位加法计数器时钟 clk升效） 复位信号 clr置数信号 load输入数 data输出 qout 画出仿真波形
module adder_4(qoutclrclkloaddata)
output[30] qout
input[30] data
input loadclrclk
reg[30] qout
always @(posedge clk or negedge load or negedge clk)
begin
if(load)
qoutelse if(clr)
qout<0
else qoutend
endmodule
13 试设计 38 译码器规定模块定义 module Decoder(OutInEn) 中 Out译码器输出 In 译码器输入 En 译码输入求：写出 38 译码器 Verilog HDL设计程序注释
module decoder(OutInEn) (2 分)
output [70] out
input [20] in
input en IO 定义 （3 分）
reg [70] out
always @ (In or En)
begin
if(En 0) En 低电 3 输出效电 （2 分）
Out 8 ’ b0
else En 高电 38 译码 （3 分）
case(in)
3 ’ b000 Out 8 ’ b00000001 0
3 ’ b001 Out 8 ’ b00000010 1
3 ’ b010 Out 8 ’ b00000100 2
3 ’ b011 Out 8 ’ b00001000 3
3 ’ b100 Out 8 ’ b00010000 4
3 ’ b101 Out 8 ’ b00100000 5
3 ’ b110 Out 8 ’ b01000000 6
3 ’ b111 Out 8 ’ b10000000 7
endcase
end
设计
文档香网(httpswwwxiangdangnet)户传
《香当网》用户分享的内容，不代表《香当网》观点或立场，请自行判断内容的真实性和可靠性！
该内容是文档的文本内容，更好的格式请下载文档
选择题
1 规模编程器件 FPGA CPLD 两类 列 FPGA 结构工作原理描述
中正确（ C ）
A． FPGA 全称复杂编程逻辑器件
B． FPGA 基积项结构编程逻辑器件
C．基 SRAM FPGA 器件次电必须进行次配置
D． Altera 公司生产器件中 MAX7000 系列属 FPGA 结构
2 完整IF语句综合结果实现（ A ）
A 时序逻辑电路 B组合逻辑电 C 双电路 D 三态控制电路
3 综合EDA设计流程关键步骤面综合描述中（ D ）错误
A综合抽象设计层次中种表示转化成种表示程
B综合电路高级语言转化成低级FPGA CPLD基结构相映射网表文件
C实现系统速度面积性求需综合加约束称综合约束
D综合理解种映射程种映射关系唯综合结果唯
4 规模编程器件FPGACPLD两类列FPGA结构工作原理描述中正确（ C ）
A FPGA全称复杂编程逻辑器件
B FPGA基积项结构编程逻辑器件
C 基SRAMFPGA器件次电必须进行次配置
D Altera公司生产器件中MAX7000系列属FPGA结构
5 关状态机描述中正确（ B ）
A．Moore型状态机输出前状态输入函数
B．Moore型状态机相Mealy型输出变化领先时钟周期
C．Mealy型状态机输出前状态函数
D．
6 目前应广泛硬件描述语言（ B ）
A VHDL
B Verilog HDL
C 汇编语言
D C语言
7 模块 IO 端口说明： input [70] a关该端口说法正确（ A ）
A 输入端口位宽 8
B 输出端口位宽 8
C 输入端口位宽 7
D 输出端口位宽 7
8 基 EDA 软件 FPGA CPLD 设计流程：原理图 HDL 文输入 → 综合
→___ __→ → 适 配 → 编 程 载 → 硬 件 测 试 正 确 ( B )
①功仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配脚
A．③① B．①⑤ C．④⑤ D．④②
9 列标识符中 ( A )合法标识符
A． 9moon B． State0 C． Not_Ack_0 D． signall
10 列语句中属行语句：( D )
A．程语句 B． assign语句 C．元件例化语句 D． case语句
11 已知 a 1’b1 b3＇b001 {ab} ＝（ C ）
(A) 4＇b0011 (B) 3＇b001 (C) 4＇b1001 (D) 3＇b101
12 verilog 中列语句分支语句？（ D ）
(A) ifelse (B) case (C) casez (D) repeat
13 verilog 语言中整型数默认情况（ C ）位寄存器数实际意义相
(A) 8 (B) 16 (C) 32 (D) 64
14 规模编程器件 FPGA CPLD 两类列 FPGA 结构工作原理描述中正确（ C ）
A． FPGA 全称复杂编程逻辑器件
B． FPGA 基积项结构编程逻辑器件
C．基 SRAM FPGA 器件次电必须进行次配置
D． Altera 公司生产器件中 MAX7000 系列属 FPGA 结构
15 请根两条语句执行变量 A 中值 （ A ）
reg [70] A
A2＇hFF
A． 8＇b0000_0011 B． 8＇h03 C．8＇b1111_1111 D．8＇b11111111
16 列描述中采时钟正触发 reset异步降复位代码描述 （ C ）
A always @(posedge clk negedge reset)
if(reset)
B always@(posedge clk reset)
if (reset)
C always @(posedge clk negedge reset)
if(reset)
D always @(negedge clk posedge reset)
if (reset)
17 关程块程赋值描述中列正确（ A ）
A程赋值语句中表达式左边信号定寄存器类型
B程块中语句定综合
C程块中程赋值语句 wire 赋值会产生错误
D程块中时序控制种类简单延迟边敏感电敏感
18 Verilog 语言 C 语言区正确描述（ C ）
A Verilog 语言实现行计算 C 语言串行计算
B Verilog 语言描述电路结构 C 语言仅仅描述算法
C Verilog 语言源 C 语言包括逻辑延迟
D Verilog 语言编写测试量进行仿真测试
19 11 列模块例化正确（ C ）
A Mydesign design(sin(sin) sout(sout))
B Mydesign design(sin(sin) sout(sout))
C Mydesign design(sin(sin) sout(sout))
D Mydesign design(sin(sin) sout(sout))
20 列关 Verilog HDL语言中模块例化说法错误（ B ）
A 引模块时 信号输入引模块中 信号引模块中输出
B 引模块时必须严格模块定义端口序连接
C 引模块时 符号表明原模块定义时规定端口名端口名引模块端口相应提高程序读性移植性
D 语句 Mydesign design( port1( port1) port2 (port2)) 中引模块Mydesign 模块
21 列 Verilog HDL语言中寄存器类型数定义注释矛盾（ D ）
A reg [30] sat sat 4 位寄存器
B reg cnt cnt 1 位寄存器
C reg [03] mymem [063] mymem 64 4 位寄存器数组
D reg [15] dig dig 4 位寄存器
22 列关非阻塞赋值运算方式（ b
B b 值立刻改变
C 编写综合模块时种较常赋值方式
D 非阻塞赋值符 <等符 <意义完全前者赋值操作
者关系运算符较
23 列关阻塞赋值运算方式（ ba）说法错误（ A ）
A 赋值语句执行完块结束
B b 值赋值语句执行完立刻改变
C 触发 always 块中时综合会产生意想结果
D always模块中 reg 型信号采赋值方式
24 列 Verilog HDL运算符中属三目运算符（ C ）
A &&
B
C ？：
D
25 a <0 时 s 值（ C ）
assign s (a >2 ) 1 (a < 0) 2 0
A 0
B 1
C 2
D
26 Verilog HDL 语言中位拼接运算符（ A ）
A { } B < > C ( ) D ＇ ＇
27 面语句中信号 a 会综合成（ B ）
reg [50] a
always @(posedge clk)
if (ss>10)
a < 20
else if (ss > 15) a < 30
A 寄存器
B 触发器
C 连线资源
D
28 列程序段中锁存器（ C ）
B always @ (al or d)
begin
if(al) q
A always @ (al or d)
begin
if(al) q< d
end
D always @ (sel[10] or a or b)
case(sel[10])
2＇ b00 q
C always @ (al or d)
begin
if(al)
q
q<0
end
29 程序段
begin
reg[70] tem
count 0
tem rega
while(tem)
begin
if(tem[0]) count count +1
tem tem >>1
end
end
果 rega 值 8 ＇ b10101011程序结束 count 值（ ）
A 4
B 5
C 6
D 7
30 路选择器简称路器输入输出端口情况（ ）
A 输入输出
B 输入单输出
C 单输入输出
D 单输入单输出
填空题
1 EDA 技术进行电子系统设计目标终完成 ASIC 设计实现
2 编程器件分 FPGA CPLD
3 着 EDA 技术断完善成熟 顶设计方法更应 Verilog HDL
4 设计中
5 目前国际较 PLD 器件制造公司 Altera Xilinx 公司
6 完整条件语句产生 组合 电路完整条件语句产生时序电路
7 阻 塞 性 赋 值 符 号 非 阻 塞 性 赋 值 符 号 <
8 限状态机分 Moore Mealy 两种类型
9 EDA 缩写含义 电子设计动化 (Electronic Design Automation)
10 状态机常状态编码 二进制格雷码 独热码
11 Verilog HDL 中务调 务 函数
12 系统函数务函数首字符标志 预编译指令首字符标志 #
13 编程逻辑器件优化程 速度 资源 处理程
14 型数字逻辑电路设计采 IP 核 软 IP 固 IP 硬 IP
15 IEEE 标准硬件描述语言 verilog HDL VHDL
16 Verilog 语言规定两种数类型分 wire( net) reg 程序模块中输入输出信号缺省类型 wire( net)
17 Verilog 语言规定逻辑电路中信号 4 种状态分 0 1 X Z中 0 表示低电状态 1 表示高电状态 X 表示 定态（未知状态） Z 表示 高阻态
18 块语句两种 种 beginend 语句 通常标志 序 执行语句 种 forkjoin 语句通常标志 行 执行语句
19 写出表达式实现应电路逻辑功
20 面两段代码中信号 in q1 q2 q3 初值分 0 1 2 3 1 时钟周期左侧程序中 q3 值变成 0 右侧程序中 q3 值变成 2
名词解释
1 EDA
2 ASIC 专集成电路
3 RTL 寄存器传输级
4 FPGA 现场编程门阵列
5 SOPC 编程片系统
6 CPLD 复杂编程逻辑器件
7 LPM 参数定制宏模块库
8 EDA 电子设计动化
9 IEEE 电子电气工程师协会
10 IP 知识产权核
11 ISP 系统编程
12 LUT：查找表
13 HDL：硬件描述语言
14 RTL：寄存器传输逻辑
简答题
1 简说明仿真时阻塞赋值非阻塞赋值区
非阻塞（nonblocking) 赋值方式 ( b< a) ：
b 值赋成新值 a 操作 立刻完成块结束时完成
块条赋值语句块结束时时赋值
硬件应电路
阻塞（blocking) 赋值方式 ( b a) ：
b 值立刻赋成新值 a
完成该赋值语句执行句操作
硬件没应电路综合结果未知
2 简述限状态机 FSM 分两类？区？限状态机状态编码风格三种？ FSM 三段式描述风格中三段分描述什？
根部结构分摩尔型Moore状态机米里型Mearly状态机两种 摩尔型状态机输出前状态决定次态输入现态决定米里型状态机输出输入现态决定次态输入现态决定状态编码三种：连续二进制编码格雷码独热码
3 Verilog HDL 语言进行电路设计方法种
①设计方法（ TopDown ）
②设计方法（ BottomUp ）
③综合设计方法
4 简述moore状态机mealy状态机区
答：输出时序Mealy机输出前状态输入信号函数输出输入变化立发生Moore机输出仅前状态函数输入发生变化时必须等时钟时钟状态发生变化时导致输出变化
Moore型状态机：次态f(现状输入)输出f（现状）
Mealy型状态机：次态f(现状输入)输出f（现状输入）
5 简述FPGA部结构功
答：FPGA6部分组成分编程输入输出单元基编程逻辑单元嵌入式块RAM丰富布线资源底层嵌入功单元嵌专硬核等
数FPGAIO单元设计编程模式通软件灵活配置适应电器标准IO物理特性调整匹配阻抗特性拉电阻调整输出驱动电流等查找表完成纯组合逻辑功查找表完成纯组合逻辑功嵌入式块RAM配置单端口RAM双端口RAM伪双端口RAMCAMFIFO等存储结构布线资源连通FPGA部单元
6 简述基数字系统设计流程包括步骤
包括五步骤：
⑴ 设计输入： 设计结构功通原理图硬件描述语言进行设计编程 进行
语法逻辑检查通表示输入完成否反复检查直错误
⑵逻辑综合：较高层设计描述动转化较低层次描述程包括行综合
逻辑综合版图综合结构综合生成电路逻辑网表程
⑶布局布线：综合生成电路网表映射具体目标器件中产生终载文件程
⑷仿真：逻辑功算法仿真库设计进行模拟验证设计排错误
程包括功仿真时序仿真
⑸编程配置：适配生成编程文件装入 PLD 器件程根器件实现编程配置
7 简述CPLDFPGA区
答：CPLD：逻辑阵列块宏单元扩展积项编程连线阵列构成程序掉电丢失
FPGA：FPGA中4输入LUTLUT成4位址线16x1RAM程序掉电丢失需重新加载
8 EDA设计基设计程
答：图形输入HDL文输入 综合适配时序仿真功仿真编程载硬件测试
9 解释什功仿真？综合
答：直接HDL原理图描述描述形式逻辑功进行测试模拟解实现功否满足原设计求仿真程涉具体器件硬件特性
10 简述Verilog描述状态机般结构包含部分
答：说明部分控时序进程控组合进程辅助进程
（1） 说明部分：parameter定义系统状态 描述状态
（2） 控时序进程：负责状态机运转时钟驱动负责状态转换进程
（3） 控组合进程：根外部输入控制信号前状态状态值确定状态（next_state）取
（4） 辅助进程：配合状态机工作组合进程时序进程
11 简述 Verilog HDL 编程语言中函数务运什特点？
函数务独立完成相应电路功通模块中调实现相应逻辑电路功：
⑴函数中包含时序控制语句函数调必须仿真时刻返回务包含时序控制语句务返回时间调时间
⑵函数中调务务中调务函数函数中调函数函数身
⑶函数必须包含少端口函数中定义 input 端口务包含 0端口定义 input output inout 端口
⑷函数必须返回值务返回值通 output inout 端口传递执行结果
12 简述 FPGA CPLD 两种器件应特点
CPLD FPGA 通编程逻辑器件 均 EDA 仿真台进行数字逻辑电路设计体现方面：
⑴ FPGA 集成度复杂度高 CPLD FPGA 实现复杂逻辑电路设计 CPLD适合简单低成逻辑电路设计
⑵ FPGA LUT 寄存器组成倾实现复杂时序逻辑电路设计 CPLD积项逻辑组成倾实现组合逻辑电路设计
⑶ FPGA 工艺 SRAM flash 等工艺掉电信息消失该类型需外配存储器 CPLD 工艺 EEPROM 等工艺掉电信息消失外配存储器
⑷ FPGA 相 CPLD 成高镶嵌硬核软核实现片系统功
13 画出面程序综合出电路图
always@(posedge clk)
begin
q0<~q2
q1< q0
q2< q1
end
程序填空
1 面case语句编写38译码器电路横线语句补程序形成完整功
module decoder38 (selcsout)
①
②
reg[70] csout
always@( ③ )
begin
case( ④ )
3＇b000csout8＇b11111110
3＇b001csout8＇b11111101
3＇b010csout8＇b11111011
3＇b011csout8＇b11110111
3＇b100csout8＇b11101111
3＇b101csout8＇b11011111
3＇b110csout8＇b10111111
3＇b111csout8＇b01111111
defaultcsout8＇b11111110
endcase
end
endmodule
①input[20] sel ② output[70] csout③ selcsout ④sel
2 面通 case语句实现四选电路部分程序横线语句补程序形成完整功
module mux41a(abcds1s0y)
input abcd
①
output y
②
always@ (abcds1s0)
beginMUX41
case( ③ )
2＇b00ya
2＇b01yb
2＇b10yc
2＇b11yd
④ ya
endcase
end
endmodule
① input s1s0 ② reg y ③ {s1s0} ④ default
3 面通循环语句实现程序统计8位二进制数中含1数量横线语句补程序形成完整功
module num_1_e3_16(xnum)
①
output [30]num
reg [30]num
②
always@( ③ )
begin
num0
for(i0i<7ii+1)
④
end
endmodule
① input [70]x ② integer i ③ x ④ if(x[i]) numnum+1
4 面程序功具步置1异步清零0D触发器端口说明
RST：异步清零CLK：时钟输入SET：步置1EN：步 D：数输入Q：数输出
module e5_3(RSTCLKSETENDQ)
input RSTCLKSETEND
①
reg Q
always@( ② )
begin
if( ③ ) Q<0
else if(EN)
begin
if( ④ ) Q<1
else Q
end
endmodule
① output Q ② posedge CLK or negedge RST ③ RST ④ SET
应RTL图完成Verilog程序
module e5_6(setDclkenresetQ)
input setDclkenreset
①
reg Q
always@( ② )
begin
if(reset) ③
else if(set) ④
else if(en) ⑤
end
endmodule
① output Q ② posedge clk or posedge reset or posedge set ③ Q<0 ④ Q<1 ⑤ Q
编程题
1 试 Verilog HDL 描述带进位输入输出 8 位全加器
端口： A B 加数 CI 进位输入 S CO 进位输出
2 设计4位4输入数值检测电路中abcd4位二进制数输出max
module max_in4(abcdmax)
input [30]abcd
output [30]max
wire [30]max1(a>b)ab
wire [30]max2(c>d)cd
assign max(max1>max2)max1max2
endmodule
3 编写带异步清零异步置位 D 触发器
端口： CLK 时钟 D 输入 CLK 清零输入端 SET 置位输入端 Q 输出端
4 设计带异步复位控制端时钟控制端 10进制计数器
端口设定：
输入端口： CLK ：时钟 RST：复位端 EN：时钟端 LOAD ：置位控制端DIN ：置位数端输出端口： COUT：进位输出端 DOUT ：计数输出端
5 编写4位加法计数器VHDL程序进程（必写整结构框架）求复
位信号reset低电时计数器清零变高升开始工作输入时钟信号clk输出
6 填写完成83线编码器真值表（5分）写出verilog程序
8 3线编码器真值表
en
b
y0y1y2
1
00000000
000
1
00000010
001
1
00000100
010
1
00001000
011
1
00010000
100
1
00100000
101
1
01000000
110
1
10000000
111
0
xxxxxxxx
高阻态
7 IF语句编写四选电路求输入d0～d3 s选择端输出y
8 现输入信号占空位50方波VHDL设计时钟5分频
电路输出占空位20写出VHDL代码
9 现输入信号占空位50方波VHDL设计时钟5分频
电路输出占空位50写出VHDL代码
10 试 verilog 语言描述：图示 4 位移位寄存器四 D 触发器
（分设 U1U2 U3 U4）构成中 seri_in 移位寄存器串行输入 clk 移位时脉输入clr 清零控制信号输入 Q[1]~Q[3] 移位寄存器行输出
11 设计带复位端输入时钟 clk 进行二分频模块画出仿真波形
module m2(outclkreset)
input resetclk
output out
reg out
always @(negedge clk)
begin
if(reset)
out<0
else
out<~out
end
endmodule
12 设计带异步复位端异步置数段（低电效）四位加法计数器时钟 clk升效） 复位信号 clr置数信号 load输入数 data输出 qout 画出仿真波形
module adder_4(qoutclrclkloaddata)
output[30] qout
input[30] data
input loadclrclk
reg[30] qout
always @(posedge clk or negedge load or negedge clk)
begin
if(load)
qout
qout<0
else qout
endmodule
13 试设计 38 译码器规定模块定义 module Decoder(OutInEn) 中 Out译码器输出 In 译码器输入 En 译码输入求：写出 38 译码器 Verilog HDL设计程序注释
module decoder(OutInEn) (2 分)
output [70] out
input [20] in
input en IO 定义 （3 分）
reg [70] out
always @ (In or En)
begin
if(En 0) En 低电 3 输出效电 （2 分）
Out 8 ’ b0
else En 高电 38 译码 （3 分）
case(in)
3 ’ b000 Out 8 ’ b00000001 0
3 ’ b001 Out 8 ’ b00000010 1
3 ’ b010 Out 8 ’ b00000100 2
3 ’ b011 Out 8 ’ b00001000 3
3 ’ b100 Out 8 ’ b00010000 4
3 ’ b101 Out 8 ’ b00100000 5
3 ’ b110 Out 8 ’ b01000000 6
3 ’ b111 Out 8 ’ b10000000 7
endcase
end
设计
文档香网(httpswwwxiangdangnet)户传
《香当网》用户分享的内容，不代表《香当网》观点或立场，请自行判断内容的真实性和可靠性！
该内容是文档的文本内容，更好的格式请下载文档
